可编程逻辑门阵列
可编程逻辑门阵列的相关文献在2001年到2022年内共计152篇,主要集中在无线电电子学、电信技术、自动化技术、计算机技术、电工技术
等领域,其中期刊论文102篇、会议论文8篇、专利文献111617篇;相关期刊76种,包括机电工程、仪表技术与传感器、核技术等;
相关会议7种,包括2015中国计算机网络安全年会、2007台达电力电子新技术研讨会、2004年全国第五届嵌入式系统学术交流会等;可编程逻辑门阵列的相关文献由433位作者贡献,包括刘明、周永彬、姚亚峰等。
可编程逻辑门阵列—发文量
专利文献>
论文:111617篇
占比:99.90%
总计:111727篇
可编程逻辑门阵列
-研究学者
- 刘明
- 周永彬
- 姚亚峰
- 杨俊
- 王跃科
- 邢克飞
- 刘鹏
- 张传胜
- 张帆
- 明德祥
- 杨建伟
- 柴志雷
- 胡助理
- 钟小鹏
- 陈建云
- 顾强
- FU Wen-liang
- GUO Ping
- ZHOU Zhou
- 付文亮
- 何小海
- 余兆基
- 侯小单
- 刘佩
- 刘增荣
- 华夏
- 单悦尔
- 卢会群
- 卿粼波
- 叶仰宏
- 吴东
- 吴剑飞
- 吴胜阳
- 周文闻
- 周洋洋
- 周涛
- 周舟
- 夏群
- 孟桂芳
- 宋家友
- 崔运东
- 庄堉
- 廖海鹏
- 张伟
- 张彦龙
- 张扬扬
- 张超
- 徐聪
- 惠锋
- 才华
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祝毅;
高波;
鲁国林;
刘明凯
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摘要:
低轨卫星通信信号特征码较短,在复杂星地信道条件下捕获难度大,而对低轨卫星通信信号的符号捕获同步是实现可靠通信的必要关键技术。基于此,研究了低轨移动通信卫星信号的捕获方法,并在滑动相关搜索技术的基础上进一步优化算法,增加了延迟共轭和基于快速傅里叶变换(Fast Fourier Transform,FFT)的峰均比搜索两种技术。此外,仿真了算法在不同信噪比下的捕获性能,还进一步给出了最佳采样点的精估计算法。最后,设计出了基于现场可编程逻辑门阵列(Field Programmable logic Gate Array,FPGA)的实现原理与资源需求。
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朱铮皓;
华夏;
徐聪;
柴志雷
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摘要:
目前,类脑计算所面临的最具挑战性的问题之一是如何高性能且低功耗地进行大规模类脑仿真。本文选用应用生态完整、支持大规模仿真的NEST类脑仿真器,针对NEST类脑仿真器可移植性差、仿真速度慢等问题,设计了一种ARM+FPGA的类脑计算平台的通用性系统架构。本设计采用硬件加速神经元计算模块、通用数据传输接口设计、软硬件协同设计等方法提升了NEST类脑仿真器的性能。在3款类脑计算平台上证明了该架构的可行性,为类脑计算平台提供了一种通用解决方案。
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朱铮皓;
柴志雷;
华夏;
徐聪
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摘要:
类脑计算领域目前的研究主要聚焦于如何进行高性能且低功耗的大规模类脑仿真.NEST类脑仿真器应用生态完整,可支持大规模仿真并且具有良好的可扩展性,是目前类脑计算领域中应用最为广泛的仿真器.针对NEST仿真器进行大规模仿真时运行速度慢、运行功耗高的问题,设计并实现了基于异构计算平台的NEST类脑仿真器.本设计采用硬件加速神经元更新、数据重排序设计、多线程设计、软硬件协同设计等方法优化了系统整体性能,在保证NEST仿真器良好应用生态的同时获得更高的计算能效.通过在Xilinx ZCU102异构计算平台上实现该仿真器,实验结果表明:在对经典的类脑应用皮质层视觉模型进行仿真时,神经元更新部分性能是AMD3600X的11.9倍,PYNQ集群的1.2倍,能效是AMD3600X的57.9倍、PYNQ集群的3.1倍;NEST仿真器整体性能是AMD3600X的2.0倍,PYNQ集群的2.1倍,能效是AMD3600X的10.1倍、PYNQ集群的5.8倍,为基于NEST进行大规模类脑仿真提供了一种更高能效的方式.
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聂煜桐;
沈月峰;
杨帆;
王吕大
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摘要:
FPGA因其灵活性、高并行性和可定制性,在卷积神经网络的加速中表现出良好的性能。实践中通常会将卷积的乘加运算交付给FPGA的DSP块,因此DSP的使用效率会直接影响加速器的性能。将两个乘法操作封装到一个DSP块可以同时提高DSP资源的利用率和卷积运算的速度。符号校准电路解决双乘法器封装带来的符号问题,使其支持的运算扩展到双有符号数,扩大算子对激活函数的支持范围。通过将卷积运算展开成向量内积的方式,进一步提高运算的并行度。
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汪智杰;
周治柱
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摘要:
针对电力通信系统的监测信息因长距离传输导致出现误码的问题,提出了一种基于国产现场可编程门阵列(FPGA)芯片安路PH1A100SFG676的前向纠错码编译码器设计。使用的纠错码码型为里德-索罗蒙(RS)码,编码模块采用除法电路计算校验元,译码模块算法采用无逆伯克利-梅西迭代算法。利用安路的编译软件Anlogic和Mentor公司的Modelsim,对编码器和译码器进行仿真和实现。并设计了FPGA板卡和长距传输测试系统,对设计的RS编译码器进行测试。经过仿真和实际测试可知,RS编译码器性能稳定,丢包率在10-10以下,未出现误码,满足千兆速率信号长距传输要求。
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冯一飞;
丁楠;
叶钧超;
柴志雷
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摘要:
针对量化高频交易应用场景对数据传输低延迟高带宽的需求,定制一种领域专用的TCP/IP协议栈,并将其卸载到专用硬件加速模块上。采用模块化设计实现专用硬件逻辑,并与FAST协议硬件加速模块共同构成完整的低延迟高带宽高频交易系统。通过调整最大报文长度,实现64 Byte数据对齐,提升内核与高带宽内存(HBM)间的读写速率,并对内存结构进行优化,实现主机端与HBM间的4通道并行读写管理。对各功能模块进行数据流优化,最终构建全流水线架构。模块间统一使用AXI4-Stream接口连接,并绕过内存进行数据传输,实现传输性能的提升。实验结果表明,TCP/IP卸载引擎在Xilinx Alevo U50数据中心加速卡上可获得38.28 Gb/s的网络吞吐率,基础网络通信穿刺延迟最低为468.4 ns,在叠加FAST解码协议后延迟为677.9 ns,与传统软件处理网络堆栈(Intel i9-9900x+9802BF)的方式相比,TCP/IP引擎的吞吐率提升1倍,延迟降低为1/12,且延迟稳定,波动范围在10 ns左右,在满足量化高频交易场景需要的同时,有效减轻了CPU的负载。
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丁洪伟;
陆旭;
杨志军;
保利勇;
柳虔林
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摘要:
Ad Hoc网络因为无需架设网络设施、抗毁性强等特点,常用于军事领域和一些极端自然环境中.媒体访问控制层的随机多址协议在Ad Hoc网络中有着重要的应用,而多址协议的时延和可靠性是制约Ad Hoc网络传输质量的关键性因素.针对这两个关键性因素,改进传统的随机多址接入控制协议,设计改进型三维概率载波感知多址(CSMA)协议模型,可保证在到达率较高情况下依然具有较好的吞吐量,并进一步改善协议可靠性.为不同的发送节点设定不同的优先级,实现区分服务,进而增强信道资源的有效利用.结果 表明:与传统的1坚持CSMA协议比较,改进型三维概率CSMA协议减少了时延且吞吐量最大值增长24.34%;根据协议原理设计基于现场可编程逻辑门阵列的多优先级改进型三维概率CSMA协议的硬件系统,可以提高Ad Hoc网络传输的可靠性.
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沈卓轩;
郭琦;
姜齐荣;
郭海平;
张树卿;
于思奇;
李笑倩
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摘要:
模块化多电平换流器(MMC)具有低谐波、低开关损耗、模块化等优点,已在国内外多个柔性直流输电工程中投入运行.数字实时仿真可对MMC控制与保护装置进行硬件在环测试,对保障交直流系统安全稳定运行具有重要意义.因具有高度并行计算能力,现场可编程逻辑门阵列(FP-GA)常在实时仿真器中用于MMC模型计算.随着交直流仿真系统中MMC数量的增加,FPGA逻辑计算资源的消耗也成倍增长.在单个仿真计算步长内,元件模型计算与系统电路矩阵计算为顺序执行关系,因此MMC计算单元在周期性运算中存在闲置时间.文章提出了基于桥臂等效电路模型与桥臂平均值模型的动态组合实时仿真模型,FPGA中的MMC计算单元可以在元件模型计算与矩阵求解阶段中复用,实现MMC逻辑资源的优化利用,大幅降低仿真硬件成本.文章在PSCAD/EMTDC离线仿真环境验证了算法的准确性,并在包含FPGA的多核片上系统中实现了三端柔性直流输电系统实时仿真.
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吴志伟;
杨旭;
李玉强
- 《2007台达电力电子新技术研讨会》
| 2007年
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摘要:
本文介绍了几种高精度数字PWM方式的基本原理,设计了基于可编程逻辑门阵列(FPGA)的数字控制器,提出了计数比较与延迟线混合方式的高精度数字PWM设计方案,利用FPGA的逻辑锁定功能,设计了决定混合方式精度的高精度时间单元,以双向Buck结构为主电路,通过实验验证了混合方式的有效性.
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FU Wen-liang;
付文亮;
GUO Ping;
郭平;
ZHOU Zhou;
周舟
- 《2015中国计算机网络安全年会》
| 2015年
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摘要:
基于正则表达式的深包检测方法常用于网络安全、行为审计、协议识别等领域,其性能直接影响相关设备的处理能力.然而,由于计算复杂性高、存储消耗大等原因,现有软硬件匹配方法的性能严重不足,成为制约网络检测系统性能的主要瓶颈.本文提出一个基于FPGA匹配引擎生成方法对复杂正则表达式匹配进行加速.本文的主要创新点在于提出一个状态机转换算法以及一个状态机翻译为硬件描述语言方法.前者将单字符输入状态机转换为多字符输入状态机;后者主要通过利用硬件描述语言和可编程芯片的特性以提高匹配引擎的吞吐率.为了验证方法的效果和可行性,作者将不同类型的正则表达式规则库编译生成匹配引擎,通过分析编译信息从理论上对算法效果进行评估,并将匹配引擎嵌入FPGA板卡对其实际部署性能进行测试.结果表明,本方法在保证识别准确性的前提下达到10Gbps及更高的吞吐率,比现有基于FPGA的匹配方法快约62%,且匹配延迟小于150纳秒.
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FU Wen-liang;
付文亮;
GUO Ping;
郭平;
ZHOU Zhou;
周舟
- 《2015中国计算机网络安全年会》
| 2015年
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摘要:
基于正则表达式的深包检测方法常用于网络安全、行为审计、协议识别等领域,其性能直接影响相关设备的处理能力.然而,由于计算复杂性高、存储消耗大等原因,现有软硬件匹配方法的性能严重不足,成为制约网络检测系统性能的主要瓶颈.本文提出一个基于FPGA匹配引擎生成方法对复杂正则表达式匹配进行加速.本文的主要创新点在于提出一个状态机转换算法以及一个状态机翻译为硬件描述语言方法.前者将单字符输入状态机转换为多字符输入状态机;后者主要通过利用硬件描述语言和可编程芯片的特性以提高匹配引擎的吞吐率.为了验证方法的效果和可行性,作者将不同类型的正则表达式规则库编译生成匹配引擎,通过分析编译信息从理论上对算法效果进行评估,并将匹配引擎嵌入FPGA板卡对其实际部署性能进行测试.结果表明,本方法在保证识别准确性的前提下达到10Gbps及更高的吞吐率,比现有基于FPGA的匹配方法快约62%,且匹配延迟小于150纳秒.
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FU Wen-liang;
付文亮;
GUO Ping;
郭平;
ZHOU Zhou;
周舟
- 《2015中国计算机网络安全年会》
| 2015年
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摘要:
基于正则表达式的深包检测方法常用于网络安全、行为审计、协议识别等领域,其性能直接影响相关设备的处理能力.然而,由于计算复杂性高、存储消耗大等原因,现有软硬件匹配方法的性能严重不足,成为制约网络检测系统性能的主要瓶颈.本文提出一个基于FPGA匹配引擎生成方法对复杂正则表达式匹配进行加速.本文的主要创新点在于提出一个状态机转换算法以及一个状态机翻译为硬件描述语言方法.前者将单字符输入状态机转换为多字符输入状态机;后者主要通过利用硬件描述语言和可编程芯片的特性以提高匹配引擎的吞吐率.为了验证方法的效果和可行性,作者将不同类型的正则表达式规则库编译生成匹配引擎,通过分析编译信息从理论上对算法效果进行评估,并将匹配引擎嵌入FPGA板卡对其实际部署性能进行测试.结果表明,本方法在保证识别准确性的前提下达到10Gbps及更高的吞吐率,比现有基于FPGA的匹配方法快约62%,且匹配延迟小于150纳秒.
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FU Wen-liang;
付文亮;
GUO Ping;
郭平;
ZHOU Zhou;
周舟
- 《2015中国计算机网络安全年会》
| 2015年
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摘要:
基于正则表达式的深包检测方法常用于网络安全、行为审计、协议识别等领域,其性能直接影响相关设备的处理能力.然而,由于计算复杂性高、存储消耗大等原因,现有软硬件匹配方法的性能严重不足,成为制约网络检测系统性能的主要瓶颈.本文提出一个基于FPGA匹配引擎生成方法对复杂正则表达式匹配进行加速.本文的主要创新点在于提出一个状态机转换算法以及一个状态机翻译为硬件描述语言方法.前者将单字符输入状态机转换为多字符输入状态机;后者主要通过利用硬件描述语言和可编程芯片的特性以提高匹配引擎的吞吐率.为了验证方法的效果和可行性,作者将不同类型的正则表达式规则库编译生成匹配引擎,通过分析编译信息从理论上对算法效果进行评估,并将匹配引擎嵌入FPGA板卡对其实际部署性能进行测试.结果表明,本方法在保证识别准确性的前提下达到10Gbps及更高的吞吐率,比现有基于FPGA的匹配方法快约62%,且匹配延迟小于150纳秒.
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FU Wen-liang;
付文亮;
GUO Ping;
郭平;
ZHOU Zhou;
周舟
- 《2015中国计算机网络安全年会》
| 2015年
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摘要:
基于正则表达式的深包检测方法常用于网络安全、行为审计、协议识别等领域,其性能直接影响相关设备的处理能力.然而,由于计算复杂性高、存储消耗大等原因,现有软硬件匹配方法的性能严重不足,成为制约网络检测系统性能的主要瓶颈.本文提出一个基于FPGA匹配引擎生成方法对复杂正则表达式匹配进行加速.本文的主要创新点在于提出一个状态机转换算法以及一个状态机翻译为硬件描述语言方法.前者将单字符输入状态机转换为多字符输入状态机;后者主要通过利用硬件描述语言和可编程芯片的特性以提高匹配引擎的吞吐率.为了验证方法的效果和可行性,作者将不同类型的正则表达式规则库编译生成匹配引擎,通过分析编译信息从理论上对算法效果进行评估,并将匹配引擎嵌入FPGA板卡对其实际部署性能进行测试.结果表明,本方法在保证识别准确性的前提下达到10Gbps及更高的吞吐率,比现有基于FPGA的匹配方法快约62%,且匹配延迟小于150纳秒.
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FU Wen-liang;
付文亮;
GUO Ping;
郭平;
ZHOU Zhou;
周舟
- 《2015中国计算机网络安全年会》
| 2015年
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摘要:
互联网安全环境日趋复杂,针对网络应用漏洞而产生的木马、蠕虫攻击等恶意行为逐渐增多现有网络安全系统巫待加强针对网络应用的检测能力,应用层协议识别成为网络安全、管理系统的核心功能之一.L7-filter是当前广泛应用的流量识别系统,其采用基于正则表达式的深包检测方法,通过检测数据包有效载荷中存在的字符串模式对流量进行分类.然而,由于计算复杂度高、存储消耗大等原因,现有L7-filter软硬件方法的处理性能严重不足,不能适应当前40Gbps以及更高性能骨干网络.本文首先对L7-filter的应用层协议规则集进行分析,总结其中广泛存在的模式;然后,提出一个高效的芯片级加速方法,其通过有针对性的数据模型、优化、匹配架构设计以提高流量分类系统的处理能力.为了验证方法的效果和可行性,作者使用FPGA板卡实现原型系统并对其进行测试与评估.实验结果表明,基于Virtex6的原型系统在保证识别准确性的前提下能够提供约115Gbps吞吐率.
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FU Wen-liang;
付文亮;
GUO Ping;
郭平;
ZHOU Zhou;
周舟
- 《2015中国计算机网络安全年会》
| 2015年
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摘要:
互联网安全环境日趋复杂,针对网络应用漏洞而产生的木马、蠕虫攻击等恶意行为逐渐增多现有网络安全系统巫待加强针对网络应用的检测能力,应用层协议识别成为网络安全、管理系统的核心功能之一.L7-filter是当前广泛应用的流量识别系统,其采用基于正则表达式的深包检测方法,通过检测数据包有效载荷中存在的字符串模式对流量进行分类.然而,由于计算复杂度高、存储消耗大等原因,现有L7-filter软硬件方法的处理性能严重不足,不能适应当前40Gbps以及更高性能骨干网络.本文首先对L7-filter的应用层协议规则集进行分析,总结其中广泛存在的模式;然后,提出一个高效的芯片级加速方法,其通过有针对性的数据模型、优化、匹配架构设计以提高流量分类系统的处理能力.为了验证方法的效果和可行性,作者使用FPGA板卡实现原型系统并对其进行测试与评估.实验结果表明,基于Virtex6的原型系统在保证识别准确性的前提下能够提供约115Gbps吞吐率.
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FU Wen-liang;
付文亮;
GUO Ping;
郭平;
ZHOU Zhou;
周舟
- 《2015中国计算机网络安全年会》
| 2015年
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摘要:
互联网安全环境日趋复杂,针对网络应用漏洞而产生的木马、蠕虫攻击等恶意行为逐渐增多现有网络安全系统巫待加强针对网络应用的检测能力,应用层协议识别成为网络安全、管理系统的核心功能之一.L7-filter是当前广泛应用的流量识别系统,其采用基于正则表达式的深包检测方法,通过检测数据包有效载荷中存在的字符串模式对流量进行分类.然而,由于计算复杂度高、存储消耗大等原因,现有L7-filter软硬件方法的处理性能严重不足,不能适应当前40Gbps以及更高性能骨干网络.本文首先对L7-filter的应用层协议规则集进行分析,总结其中广泛存在的模式;然后,提出一个高效的芯片级加速方法,其通过有针对性的数据模型、优化、匹配架构设计以提高流量分类系统的处理能力.为了验证方法的效果和可行性,作者使用FPGA板卡实现原型系统并对其进行测试与评估.实验结果表明,基于Virtex6的原型系统在保证识别准确性的前提下能够提供约115Gbps吞吐率.