不同缩放比率的集成芯片设计方法及EDA工具

摘要

本发明提供了FEOL/MOL/BEOL中的不同缩放比率。本发明涉及一种通过以不同缩放比率对初始IC设计的FEOL和BEOL进行缩放来生成缩放集成芯片设计的方法，及其相关设备。在一些实施例中，通过形成集成芯片的图示的初始集成芯片（IC）设计来实施方法。初始IC设计具有前道工序（FEOL）部分、后道工序（BEOL）部分和设置在FEOL部分和BEOL部分之间的中间工序（MOL）部分。通过以不同缩放比率对初始集成芯片设计的FEOL部分和BEOL部分进行缩放（即，缩小），并且通过以不同缩放比率对MOL部分内的不同设计层进行缩放来形成缩放集成芯片设计，以避免FEOL部分和BEOL部分之间的未对准误差。