一种适用于稀疏神经网络的软硬件协同的加速器设计方法

摘要

本发明属于神经网络加速器设计技术领域，具体为一种适用于稀疏神经网络的软硬件协同的加速器设计方法。本发明方法包括输入通道分组均匀稀疏化剪枝算法及相应的硬件加速器设计；本发明可以在提高稀疏神经网络计算效率的同时，降低硬件设计成本。相比其它设计方法可以极大的减少BRAM资源以及逻辑资源的需求。对于FPGA芯片有固定的DSP、BRAM、SLICE资源比例，本发明设计方案可以更为充分的利用FPGA的DSP资源，取得较高计算性能。本发明设计方案同时适应于FPGA与ASIC神经网络加速器设计。