混合多尔蒂功率放大器模块和包括该模块的基站

摘要

本发明涉及一种混合多尔蒂功率放大器模块。本发明还涉及一种包括这种模块的用于移动通信的基站。根据本发明，所述模块包括嵌套的多尔蒂放大器，所述放大器包括在多个放大路径上分离输入RF信号的初级多尔蒂分离器以及用于组合由这些放大路径放大的信号的多尔蒂组合器。在放大路径中，一个路径充当主放大器，其他路径充当峰值放大器。每个放大路径包括设置在硅管芯上的基于LDMOS的多尔蒂放大器，该硅管芯驱动基于氮化镓的末级放大器。

说明书

技术领域

本发明涉及一种混合多尔蒂(Doherty)功率放大器模块。本发明还涉及一种包括这种模块的用于移动通信的基站。本发明特别涉及一种用于5G蜂窝网络的混合多尔蒂功率放大器模块和相应的基站，例如，大规模多输入多输出(m-MIMO)基站。

背景技术

过去，用于移动通信的基站例如，4G基站中使用的功率放大器基于横向扩散金属氧化物半导体(LDMOS)晶体管，其被配置为以高达2GHz的频率输出高功率。功率放大器通常基于多尔蒂概念。在这个概念中，要放大的信号首先被多尔蒂分离器分离成各种信号部分。然后，这些部分被馈送到主放大器和一个或多个峰值放大器。放大后，各种信号部分使用多尔蒂组合器进行组合。在多尔蒂概念中，主放大器和峰值放大器以不同的输入功率水平开始工作。更具体地，主放大器通常被偏置为AB类或B类，一个或多个峰值放大器被偏置为C类。此外，如果使用多个峰值放大器，则不同的偏置设置可以用于峰值放大器中的每个，使得它们在不同的输入功率水平下工作。此外，多尔蒂组合器使用一个或多个阻抗反相器。这些反相器确保在低输入功率下，当峰值放大器中的一个或多个关闭时，主放大器的输出处呈现比高输入功率下更高的阻抗。这样，主放大器看到的负载被一个或多个峰值放大器调制。这允许在功率回退中工作时获得高效率。

通常，LDMOS晶体管是封装器件。然后，使用其上安装有LDMOS晶体管封装的印刷电路板来实现多尔蒂放大器。使用传输线和/或分立元件(例如，表面安装器件SMD)在印刷电路板上实现多尔蒂组合器和分离器。在下文称为分立解决方案的这些实施例中，印刷电路板形成其他电路(例如，基站的其他电路)的一部分。

在其他实施例中，多尔蒂放大器以模块形式实现。在这些实施例中，LDMOS晶体管管芯安装在印刷电路板上。多尔蒂组合器和分离器也实现在该印刷电路板上。印刷电路板、LDMOS晶体管管芯和印刷电路板上的电路的组合被封装为模块。这种模块(以下称为模块解决方案)随后被设置在印刷电路板上，作为单个放大单元。

在模块和分立解决方案中，多尔蒂组合器和分离器的至少一部分可以在与LDMOS晶体管本身相同的半导体管芯上实现。

诸如5G的通信领域的最新趋势对更高工作频率下的输出功率和效率提出了更严格的要求。诸如氮化镓的宽带隙材料已经成为满足这些需求的合适候选材料。然而，与LDMOS技术相比，氮化镓高电子迁移率晶体管HEMT技术不太可能以成本有效的方式将多尔蒂组合器和分离器的至少一部分集成在与功率晶体管相同的半导体管芯上。

发明内容

本发明的一个目的是提供一种多尔蒂功率放大器模块，其提供了这个问题的解决方案。

根据本发明，使用根据权利要求1中定义的混合多尔蒂功率放大器模块来获得这种解决方案。该模块包括印刷电路板，该印刷电路板具有输入RF端子和输出RF端子，并且在该印刷电路板上集成了初级多尔蒂放大器。初级多尔蒂放大器包括初级多尔蒂分离器、初级多尔蒂组合器和多个放大路径。

初级多尔蒂分离器被设置在印刷电路板上，并且被配置用于将在输入RF端子处接收的输入RF信号分离成多个RF信号分量。

每个放大路径部分集成在安装在印刷电路板上的第一种半导体管芯上，部分集成在安装在印刷电路板上的第二种半导体管芯上。每个放大路径包括设置在第二种半导体管芯上的相应放大路径输出端子和设置在第一种半导体管芯上的相应放大路径输入端子，其中，每个放大路径被配置为放大在其放大路径输入端子处从初级多尔蒂分离器接收的相应RF信号分量，并通过其放大路径输出端子输出放大的RF信号分量。多个放大路径中的一个放大路径形成初级多尔蒂放大器的主放大器，并且剩余的放大路径形成初级多尔蒂放大器的相应峰值放大器。

初级多尔蒂组合器设置在印刷电路板上，并且被配置用于组合从多个放大路径接收的多个放大的RF信号分量，并且通过输出RF端子输出组合的放大的RF信号分量。

每个放大路径包括集成在第一种半导体管芯上的次级多尔蒂放大器和集成在第二种半导体管芯上的末级放大器。此外，次级多尔蒂放大器基于硅LDMOS技术，末级放大器基于GaN HEMT技术。

本发明提出了一种嵌套的多尔蒂放大器。更具体地，每个放大路径包括完全在驱动GaN末级的硅LDMOS管芯上实现的次级多尔蒂放大器。以这种方式，硅LDMOS技术的优点和GaN的优点最佳地组合。此外，多个放大路径组合，以形成初级多尔蒂放大器。使用这种拓扑结构，可以最小化不同组件的数量，特别是当每个放大路径基本相同时。

多个放大路径的次级多尔蒂放大器可以集成在相应的多个第一种半导体管芯上。在其他实施例中，相邻放大路径的次级多尔蒂放大器可以在单个第一种半导体管芯上组合。类似地，多个放大路径的末级放大器可以集成在相应的多个第二种半导体管芯上。同样在此处，多个末级放大器可以在单个第二种半导体管芯上组合。

每个次级多尔蒂放大器可以包括次级主放大器、次级峰值放大器、次级多尔蒂分离器和次级多尔蒂组合器。次级多尔蒂分离器可以被配置用于将在放大路径输入端子接收的RF信号分量分离成主部分和峰值部分，并将这些部分分别提供给次级主放大器和次级峰值放大器。次级多尔蒂组合器可以被配置用于在组合节点处组合放大的主部分和放大的峰值部分。

对于每个放大路径，第一种半导体管芯可以包括主管芯输出端子，该主管芯输出端子通过级间匹配网络连接到该放大路径的末级放大器的输入端子。第一种半导体管芯还可以包括设置在相应组合节点和主管芯输出端子之间的DC阻塞电容器。此外，第一种半导体管芯可以包括设置在组合节点和地之间的第一并联网络和设置在主管芯输出端子和地之间的第二并联网络。第一并联网络可以包括第一DC偏置输入，用于接收用于偏置次级多尔蒂放大器的DC信号。第二并联网络可以包括第二DC偏置输入，用于接收用于偏置末级放大器的DC信号。

第一并联网络可以包括第一电感器和第一电容器的串联连接，其中，第一DC偏置输入由将第一电感器连接到第一电容器的节点形成或者电连接到将第一电感器连接到第一电容器的节点。另外或替代地，第二并联网络可以包括第二电感器和第二电容器的串联连接，其中，第二DC偏置输入由将第二电感器连接到第二电容器的节点形成或电连接到将第二电感器连接到第二电容器的节点。

此外，第一并联网络可以被配置为以在等于混合多尔蒂功率放大器模块的工作频率除以a和b中的一个的频率谐振，并且其中，第二并联网络被配置为以等于混合多尔蒂功率放大器模块的工作频率除以a和b中的另一个的频率谐振，其中，1.9

代替使用单个第二并联网络，每个第一种半导体管芯可以包括一对所述第二并联网络，每个第二并联网络连接在主管芯输出端子和地之间。类似地，可以使用一对第一并联网络。

级间匹配网络可以包括与第二低通匹配网络串联的第一低通匹配网络。每个低通匹配网络可以包括并联电容器和串联电感器，并且可以具有输入节点和输出节点。第一低通匹配网络的输入节点可以连接到主管芯输出端子，并且第一低通匹配网络的输出节点可以连接到第二低通匹配网络的输入节点。第二低通匹配网络的输出节点可以连接到末级的输入端子。

在一个实施例中，第一低通匹配网络的串联电感器由一条或多条接合线至少部分地形成。另外或替代地，第二低通匹配网络的串联电感器可以由一个或多个接合线至少部分地形成。

第一低通匹配网络的并联电容器可以集成在第一种半导体管芯上。

第二低通匹配网络的并联电容器可以集成在安装在印刷电路板上的第三种半导体管芯上。形成第一电感器的上述一个或多个接合线然后可以在第一种半导体管芯和第三种半导体管芯之间延伸。形成第二电感器的上述一个或多个接合线然后可以在第三种半导体管芯和第二种半导体管芯之间延伸。或者，第二低通匹配网络的并联电容器可以包括设置在印刷电路板上的表面安装器件。

第一低通网络和第二低通网络可以被设计成使得在工作频率下或接近工作频率下，从第一低通网络的输入节点到输出节点的第一低通网络的复阻抗变换比的绝对值是从第二低通网络的输入节点到输出节点的第二低通网络的阻抗变换比的至少4倍，优选10倍。此外，第一低通网络和第二低通网络可以被设计成使得在对应于工作频率的二次谐波频率处，在第二低通网络的并联电容器和串联电感器与第一低通网络的串联电感器连接的节点处朝向次级多尔蒂放大器看到的阻抗的绝对值是第二低通网络的并联电容器的阻抗的绝对值的至少3倍，并且更优选地至少10倍。此外，由第二低通网络的并联电容器和串联电感器确定的串联谐振频率可以在工作频率的1.6倍和2.4倍之间的范围内。

每个次级多尔蒂组合器可以包括由集成电感器(例如，螺旋电感器)或设置在次级主放大器的输出端子和次级峰值放大器的输出端子之间的一条或多条接合线形成的串联电感器。次级多尔蒂组合器还可以包括设置在次级主放大器的输出和地之间的第一并联电容器以及设置在次级峰值放大器的输出和地之间的第二并联电容器。第一并联电容器和第二并联电容器可以分别由次级主放大器和次级峰值放大器的寄生输出电容至少部分地形成，其中，串联电感器和第一并联电容器和第二并联电容器共同形成以基频或接近基频操作的四分之一波长阻抗反相器的集总等效电路。以这种方式，可以在集总等效电路中吸收另外会降低性能的LDMOS晶体管的寄生输出电容。

多个放大路径可以是相同的。类似地，多个放大路径的多个第一种半导体管芯可以是相同的，和/或多个放大路径的多个第二种半导体管芯可以是相同的。

根据第二方面，本发明提供了一种用于移动通信(例如，5G)的基站，包括根据前述权利要求中任一项所述的混合多尔蒂功率放大器模块。

附图说明

接下来，将参照附图描述本发明，在附图中：

图1示意性地示出了根据本发明的混合多尔蒂功率放大器模块的一般拓扑；

图2示意性地示出了在图1的拓扑中使用的放大路径的实施例；

图3示意性地示出了在图1的拓扑中使用的放大路径的另一实施例；以及

图4和图5示意性地示出了在图3和图4的放大路径中使用的级间匹配网络的示例性RF性能。

具体实施方式

图1示出了根据本发明的混合多尔蒂功率放大器模块的实施例。模块1包括印刷电路板PCB 100，其通常为多层层压板的形式。PCB 100包括输入RF端子101和输出RF端子102。

在PCB 100上，设置了初级多尔蒂分离器110和初级多尔蒂组合器120。初级多尔蒂分离器110被配置用于将在输入RF端子101处接收的RF信号分离成在端子112A、112B处输出的多个RF信号分量。在图1中，这些分量中的一个通过移相器111相对于另一分量延迟90°。

初级多尔蒂分离器110可以以各种方式来实现，例如，使用安装在PCB 100上的、可选地与形成在PCB 100上的传输线相结合的分立元件，例如，表面安装器件SMD来实现。在其他实施例中，初级多尔蒂分离器110仅使用形成在PCB 100上的传输线来形成。

模块1还包括两个放大路径200A、200B。每个放大路径200A、200B部分集成在安装在PCB 100上的硅管芯210A、210B上，并且部分集成在安装在PCB 100上的氮化镓管芯230A、230B上。此外，放大路径200A、200B各自包括级间匹配网络220A、220B，将结合图2和图3讨论级间匹配网络220A、220B的两个示例。

每个放大路径200A、200B包括放大路径输入端子201A、201B和放大输出端子202A、202B。放大路径输入端子201A、201B通常形成在硅管芯210A、210B上，而放大路径输出端子202A、202B形成在氮化镓管芯230A、230B上。

每个硅管芯210A、210B包括次级主放大器211A、211B和次级峰值放大器212A、212B，每个放大器都被配置为Si LDMOS晶体管。每个硅管芯210A、210B还包括次级多尔蒂分离器，其在图1中体现为移相器213A、213B。此外，每个硅管芯210A、210B还包括次级多尔蒂组合器，其在图1中被体现为阻抗反相器214A、214B，所述阻抗反相器214A、214B设置在次级主放大器211A、211B的输出和次级峰值放大器212A、212B的输出之间。阻抗反相器214A、214B被配置为在组合节点215A、215B处组合由次级主放大器211A、211B和次级峰值放大器212A、212B放大的信号。将结合图2和图3更详细地讨论阻抗反相器214A、214B。

每个放大路径200A、200B还包括设置在氮化镓管芯230A、230B上的基于氮化镓的高电子迁移率晶体管HEMT 232A、232B。在图1中，级间网络220A、220B将组合节点215A、215B连接到氮化镓管芯230A、230B上的输入端子231A、231B。

初级多尔蒂组合器120在RF输出端子102处组合在其输入121A、121B处从放大路径200A、200B的输出202A、202B接收的信号。更具体地，初级多尔蒂组合器120包括阻抗反相器122，该阻抗反相器122连接在放大路径200A的输出202A和RF输出端子102之间。由阻抗反相器122引入的通常等于90°的相位延迟等于由移相器111引入的相位延迟，使得由放大路径200A、200B放大的信号在RF输出端子102处同相相加。此外，阻抗反相器122根据基于GaN的HEMT 232B是接通还是断开来提供基于GaN的HEMT 232A所看到的负载的负载调制。

次级主放大器211A、211B通常在AB类或B类中偏置。次级峰值放大器212A、212B通常在C类中偏置。结果，在低输入功率下，次级峰值放大器212A、212B将处于关闭状态，并显示高输出阻抗。由于阻抗反相器214A、214B，在关闭状态期间的这种高输出阻抗将导致次级主放大器211A、211B在其输出处看到较高的输出阻抗。在高输入功率下，次级峰值放大器212A、212B将处于接通状态，并显示低输出阻抗。由于阻抗反相器214A、214B，该低输出阻抗将导致次级主放大器211A、211B在其输出处看到较低的输出阻抗。通过在功率回退下呈现更高的负载阻抗，可以提高放大路径200A、200B的效率。

放大路径200A、200B相对于彼此实现了类似的功能。更具体地，在图1中，放大路径200A作为初级主放大器工作，而放大路径200B作为初级峰值放大器工作。在低输入功率条件下，放大路径200B将处于关闭状态，而放大路径200A处于接通状态。在高输入功率条件下，两个放大路径200A、200B都将处于接通状态。由于阻抗反相器122，将调制基于GaN的HEMT 232A看到的负载，以允许在功率回退的情况下提高效率。放大路径200A、200B是作为初级主放大器还是初级峰值放大器取决于偏置设置，例如，基于GaN的HEMT 232A、232B的偏置设置，尽管通过另外或替代地偏置次级主放大器211A、211B和次级峰值放大器212A、212B同样可以获得类似的功能。

在特定实施例中，放大路径200A、200B是相同的。在此处，注意，每个放大路径200A、200B的偏置设置通常通过从模块外部馈送适当的信号来设置。换句话说，使用相同的放大路径200A、200B，但是不同地偏置这些路径，可以实现期望的嵌套多尔蒂功能。使用相同的放大路径200A、200B极大地简化了物流和成本。此外，模块1可以容易地扩展到n路多尔蒂配置，其中，n>2。在这种模块中，放大路径将相邻排列，类似于图1所示。初级多尔蒂分离器110和初级多尔蒂组合器120将不同地配置，以便分离和组合各种信号。另外或替代地，代替在硅管芯210A、210B上使用双路多尔蒂放大器，可以使用具有两个或更多个次级峰值放大器的多路多尔蒂放大器。此外，本发明不限于初级多尔蒂放大器和次级多尔蒂放大器的拓扑结构。例如，初级多尔蒂放大器和次级多尔蒂放大器中的每一个或两个都可以实现为反向多尔蒂放大器。

图2和图3示出了根据本发明的放大路径200A的实施例。在这些实施例的每一个中，硅管芯210A包括主LDMOS晶体管Q1M和峰值LDMOS晶体管Q1P。这些晶体管中的每一个都包括输出电容。在图2和图3中，在阻抗反相器中吸收这些输出电容，这将在下面讨论。

通常，使用四分之一波长传输线来实现阻抗反相器。这种线将传输线的输出处的高阻抗转换成传输线的输入处的低阻抗。使用四分之一波长传输线的缺点与所需的尺寸有关。代替使用四分之一波长传输线，可以使用C-L-C等效电路。更具体地，在这种等效电路中，工作频率下的行为由第一并联电容器、串联电感器和第二并联电容器近似。然而，由于Q1M和Q1P已经具有固有输出电容，因此可以将这些输出电容用作第一并联电容器和第二并联电容器的一部分。在一些实施例中，第一并联电容器和第二并联电容器仅由这些输出电容形成。

在图2和图3中，电容器C3和C4被实现为金属-绝缘体-金属电容器、金属-氧化物-半导体电容器等，它们与Q1M和Q1P的输出电容一起提供C-L-C等效电路所需的电容。串联电感器L2可以使用集成电感器(例如，螺旋电感器)来形成，或者可以使用一个或多个接合线来形成。

在输入侧可以遵循类似的方法。在此处，所需的移相器也可以使用四分之一波长传输线来形成，该四分之一波长传输线同样可以用C-L-C网络来近似。在图2和图3中，与Q1M和Q1P的输入电容组合的电容器C1和C2以及串联电感器L1共同形成用于实现该C-L-C等效电路所需的并联电容。类似于L2，电感器L1可以使用集成电感器(例如，螺旋电感器)来形成，或者可以使用一个或多个接合线来形成。

在图2和图3中，硅管芯210A还包括并联网络，该并联网络包括电感器L3和电容器C5的串联连接。电感器L3和电容器C5相互连接的节点连接到端子Vdc1。可以向该端子提供DC偏置，用于偏置Q1M和Q1P。

此外，在图2和图3中，硅管芯210A还包括并联网络，该并联网络包括电感器L4和电容器C7的串联连接。电感器L4和电容器C7相互连接的节点连接到端子Vdc2。可以向该端子提供DC偏置，用于偏置基于GaN的HEMT 232A。DC阻塞电容器C6用于分隔上述偏置网络。在此处，DC阻塞电容器C6连接在组合节点215A和输出端子216A之间。

在图2和图3中，级间匹配网络包括两个低通匹配网络，每个低通匹配网络包括并联电容器和串联电感器。在图2和图3中，第一低通匹配网络的并联电容器C8被设置在硅管芯210A上，并且使用在输出端子216A和设置在PCB 100上的中间端子224A之间延伸的一个或多个接合线221A来形成相应的串联电感器。在图2中，使用设置在中间端子224A和地之间的SMD电容器来形成第二低通匹配网络的并联电容器223A。在图3中，第二低通匹配网络的并联电容器223A集成在分立的半导体管芯225A上。中间端子224也设置在该管芯225A上。

在图2和图3中，使用中间端子224A和在基于GaN的HEMT 232A的输入端子231A之间延伸的一条或多条接合线222A形成第二低通匹配网络的串联电感器，基于GaN的HEMT 232A的端子设置在GaN管芯230A上。

对于图2和图3中的两个实施例，因为至少两个组件可以相对快速地改变，即通过改变接合线的形状和高度来相对快速地改变，因此微调级间匹配网络是非常方便的。

在特定的实施例中，模块1在印刷电路板100的背面上设置有接点栅格阵列或类似的图案。硅管芯210A、210B可以具有允许Q1M或Q1P通过衬底接地的导电衬底。硅管芯210A、210B可以安装在PCB 100上形成的管芯焊盘上，所述管芯焊盘通过穿过PCB 100的一个或多个通孔连接到PCB 100的背面上形成的接地焊盘。信号焊盘可以设置在PCB 100的背面和边缘周围，与这种接地焊盘间隔开。通过这些信号焊盘，可以输出和输入RF信号，并且可以施加偏置电压。

GaN管芯230A可以具有氮化镓衬底、碳化硅或硅衬底。根据衬底，穿过衬底的通孔可以用于使得能够在GaN管芯230A的背面上形成接地。以这种方式，GaN管芯230A也可以安装在设置在PCB 100上的管芯焊盘上。

模块1可以设置有连接到PCB 100的盖子。或者，固化的模制化合物可以覆盖硅管芯210A、210B和GaN管芯230A、230B以及PCB 100上的其他组件。在这样的实施例中，固化的模制化合物形成模块1的外部。在其他实施例中，模块1没有单独的盖子或模制化合物。

替代硅管芯210A、210B和GaN管芯230A、230B直接安装在PCB 100上，也可以在将这些管芯安装在PCB 100上之前封装这些管芯。

图4示出了这对图2的在组合节点215A和GaN管芯230A上的输入端子231A之间的网络的S11参数和S21参数。如图所示，S21参数显示了带通特性。S21特性中大约1.7GHz和3.7GHz处的陷波归因于L3和C5的并联网络以及L4和C7的并联网络。

使用级间匹配拓扑的优点在于，如果由接合线221A、222A形成的串联电感器受到工艺容差的影响，例如，接合线相对于它们的高度、形状或长度发生变化，则仍然可以保持S21特性的形状。例如，与接合线221A相关联的电感的增加可以通过降低与接合线222A相关联的电感来补偿。通过保持S21特性的形状，带宽性能可以保持相对恒定。

为了提高基于GaN的HEMT 232A的效率和输出功率，重要的是，确保输入端子231A在二次谐波频率下呈现短路。在图2和图3中，这可以通过适当选择低通匹配网络的串联电感和并联电容来实现。在图2和图3的实施例中，与和接合线222A相关联的串联电感器(例如，第二低通匹配网络的串联电感器)和第二匹配网络的并联电容器的串联连接相关联的谐振频率等于或接近二次谐波频率。更具体地，在二次谐波频率下，中间端子224A处朝向次级多尔蒂放大器看到的阻抗是并联电容器223A的阻抗的至少c倍，更优选d倍。此外，由电容器223A和第二低通网络的串联电感器(即由接合线222A形成的电感器)确定的串联谐振频率位于工作频率的1.6倍和2.4倍之间的范围内。后者的谐振频率ω

申请人已经发现，通过以上述方式结合并联网络L4、C7和L3、C5设计级间匹配网络，可以实现宽带宽，同时确保基于GaN的HEMT 232A的适当的二次谐波端接。在图5中更详细地示出了后一方面，图5示出了对于在组合节点215A处连接的各种阻抗，在输入端子231A获得的S11参数。后者的阻抗模拟了在各种输入信号条件下该节点上朝向Q1M和Q1P看的阻抗。更具体地，组合节点215A处呈现的阻抗对应于最大比率为4∶1的VSWR全相位扫描，组合节点215A处的阻抗的复共轭朝向基于GaN的HEMT 232A，作为参考阻抗。从史密斯圆图中可以看出，不管组合节点215A处的阻抗如何，在二次谐波频率处呈现的有效阻抗接近RF短路。

在上文中，已经使用本发明的详细实施例解释了本发明。然而，本发明不限于这些实施例。相反，在不脱离由所附权利要求及其等同物限定的本发明的范围的情况下，各种修改是可能的。