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层次化设计中穿透模块层次的模块引脚对齐方法

摘要

本发明实施例涉及一种层次化设计中穿透模块层次的模块引脚对齐方法。执行顶层的布局规划,确定将要被单独物理实现的逻辑功能模块;对各个逻辑功能模块进行时序路径追踪,确定第一逻辑功能模块与其它逻辑功能模块之间存在的时序路径;根据每个时序路径,遍历第一逻辑功能模块中的二级子模块与其它逻辑功能模块中的二级子模块之间的连接关系,对存在强耦合连接关系的第一逻辑功能模块中的第一二级子模块和第二逻辑功能模块中的第二二级子模块生成连接约束文件;根据包含连接约束文件的一级划分数据文件使第一逻辑功能模块中的第一二级子模块的第三引脚和第二逻辑功能模块中的第二二级子模块的第四引脚在顶层设计中对齐。

著录项

  • 公开/公告号CN114757139A

    专利类型发明专利

  • 公开/公告日2022-07-15

    原文格式PDF

  • 申请/专利权人 东科半导体(安徽)股份有限公司;

    申请/专利号CN202210434332.5

  • 发明设计人 赵少峰;杨昕禾;

    申请日2022-04-24

  • 分类号G06F30/392;G06F30/394;G06F30/327;G06F111/04;G06F113/18;

  • 代理机构北京慧诚智道知识产权代理事务所(特殊普通合伙);

  • 代理人白洁

  • 地址 243071 安徽省马鞍山市马鞍山经济技术开发区银黄东路999号数字硅谷产业园38栋101-401

  • 入库时间 2023-06-19 16:01:47

法律信息

  • 法律状态公告日

    法律状态信息

    法律状态

  • 2022-07-15

    公开

    发明专利申请公布

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