法律状态公告日
法律状态信息
法律状态
2022-06-03
公开
发明专利申请公布
技术领域
本发明涉及时间交织ADC时间误差校准技术领域，具体涉及一种基于改进埃特金逐步插值法的TIADC系统采样时间误差校准方法。
背景技术
现代电子系统中的信号频率不断提高，信号越来越复杂，例如雷达一类的电子系统，要求模数转换器(ADC)在满足一定采样率的同时还具有较高的分辨率，但目前ADC受制造工艺水平的限制，单个ADC的性能很难同时满足高速率和高采样率。因此时间交织模数转换器(TIADC)应运而生。
TIADC是一种并行交替型ADC，利用多片采样速率较低的ADC芯片，采用并行交替采样的方法，拼接出符合需求采样速率的AD采样系统，是一种相对容易实现且低廉的提升采样率的解决方案。由多片ADC子芯片采用时间交织结构实现的采样系统，虽然采样速率能够满足要求，但芯片在生产过程中，受到制造工艺的制约，子通道芯片不可能做到完全一致，各通道采样时钟精度也很难满足TIADC的要求，因此会产生偏置失配误差、增益失配误差和时间失配误差，三种误差严重影响了TIADC的性能。在这三种失配误差中，时间失配误差的校准方法比其他两种失配误差复杂，因此，国内外的研究重点在于TIADC的时间失配误差校准方法，而在这些方法中，全数字域的后台校准方案是目前的研究热点，而在这种校准方案中，文献(杨扩军.TIADC系统校准算法研究与实现[D]. 电子科技大学,2015)提出一种利用拉格朗日插值滤波器来补偿时间失配误差的方法，该方法精度较高，适用于任意子通道数的TIADC系统，但是拉格朗日插值法的阶数与输入信号的频率成正相关，即随着输入信号的频率的提高，拉格朗日插值滤波器的阶数也要提高才能达到较好的校准效果。因此，拉格朗日插值滤波器的缺点在于其阶数是固定的，如果阶数太大，对于输入频率较低的信号来说计算量就过大，而如果阶数太小，频率较高的输入信号的校准效果会较差。
发明内容
针对以上问题，本发明提出一种基于改进埃特金逐步插值法的TIADC 系统采样时间误差校准方法，其特点是改进了埃特金逐步线性插值公式，将埃特金逐步线性插值公式应用到TIADC时间误差校准领域；在提高埃特金逐步插值法的阶数时，改进了所增加插值点的选取方法，提高了插值算法的精度。该方法优点在于可根据TIADC系统采样信号的频率和设定的精度要求自适应确定埃特金逐步插值法的阶数。本发明包括：
获取TIADC系统的采样数字信号、通道数、采样率和相对时间误差；
依次选取各个采样数字信号，按照以下方法校准：
判断该采样数字信号否为是否为参考通道的采样点，若是，则信号不需要校准，直接选取下一个信号继续判断，若不是，则用埃特金逐步插值法校准该采样数字信号；
所述埃特金逐步插值法校准采样数字信号的方法如下：
步骤1、初始化j＝1，并初始化采样数字信号x
步骤2、令j＝j+1，并增加1个其他采样数字信号作为插值点，并初始化P
步骤3、计算采样数字信号x
步骤4、计算余项|P
步骤5、判断余项是否满足精度要求或者达到设定的最大阶数，若满足精度要求或者最大阶数，则采样数字信号x
所述的埃特金逐步插值校准法的步骤1中，P
P
P
所述的埃特金逐步插值校准法的步骤2中，P
P
式(3)中，P
m
最终式(4)可以化简为式(7)：
式(7)中，α表示相对时间误差。
所述的埃特金逐步插值校准法的步骤2中，需要增加1个其他采样数字信号作为插值点，该插值点的选取方法如下：
假设要计算采样数字信号x
按照这个方法增加插值点，能保证要校准的采样数字信号x
埃特金逐步插值法校准采样数字信号的计算流程可以参考图2。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一种基于改进埃特金逐步插值法的TIADC系统采样时间误差校准方法的总流程示意图；
图2是本发明的埃特金逐步插值法校准每个采样数字信号时的计算流程示意图；
图3是用本发明方法仿真时，得到的校准信号前(上图)和校准信号后(下图)的频谱图，其中输入数字信号归一化频率为0.05；
图4是图3校准时，其中100个采样数字信号校准时所用阶数的曲线图；
图5是用本发明方法仿真时，得到的校准信号前(上图)和校准信号后(下图)的频谱图，其中输入数字信号归一化频率为0.35；
图6是图5校准时，其中100个采样数字信号校准时所用阶数的曲线图；
具体实施方式
下面将结合本发明实施例中的附图，对本发明具体实施例中的技术方案进行清楚、完整地描述(以下描述中的各个埃特金插值多项式P
S101假设已经获取了TIADC系统的采样率f
S102初始化i＝0；
S103选取第i个采样数字信号x
S104初始化P
S105令j＝j+1，增加第
初始化l＝2；
如果l>j-1，则进入S106，而当l≤j-1，则利用改进的埃特金逐步插值公式(2)计算P
P
其中，按照埃特金逐步插值公式，h
继续累加l，计算P
S106求更高阶的埃特金逐步插值法校准值P
P
P
S107计算插值多项式的误差(或者称为余项)P
P
S108如果P
y
令i＝i+1，并按照S103至S108的方法校准下一个采样数字信号x
如果不满足P
按照以上步骤校准完所有采样数字信号后，输出校准后的数字信号 y
图3是用本发明方法仿真时，得到的校准信号前(上图)和校准信号后(下图)的频谱图，其中输入数字信号归一化频率为0.05，采样数字信号点数为51200 个，ε＝0.0002，j
图4是图3校准时，其中100个采样数字信号校准时所用阶数的曲线图，其中，图片标题是这51200个采样数字信号校准时的平均阶数；
图5是用本发明方法仿真时，得到的校准信号前(上图)和校准信号后(下图)的频谱图，其中输入数字信号归一化频率为0.35，采样数字信号点数为51200 个，ε＝0.0002，j
图6是图5校准时其中100个采样数字信号校准时所用阶数的曲线图，其中，图片标题是这51200个采样数字信号校准时的平均阶数，可以看出，当输入数字信号归一化频率为0.35的平均阶数比输入数字信号归一化频率为0.05时的平均阶数大约高了20，说明当输入信号的频率提高时，埃特金插值校准法所需要的阶数也会相应增加；
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
