非易失性存储元件、非易失性存储装置、非易失性半导体装置和非易失性存储元件的制造方法

摘要

本发明的非易失性存储元件包括：第一电极(103)；第二电极(105)；和电阻变化层(104)，其位于第一电极(103)与第二电极(105)之间，电阻值根据施加在两个电极(103、105)之间的电信号可逆地变化，该电阻变化层(104)由含有第一钽氧化物的第一钽氧化物层(107)和含有含氧率与第一钽氧化物不同的第二钽氧化物的第二钽氧化物层(108)层叠构成，并且当将第一钽氧化物表示为TaOx时满足0＜x＜2.5，当将第二钽氧化物表示为TaOy时满足x＜y≤2.5，第二电极(105)与第二钽氧化物层(108)接触，并且第二电极(105)由铂和钽构成。

说明书

技术领域

本发明涉及非易失性存储元件、非易失性存储装置、非易失性半导体装置和非易失性存储元件的制造方法，特别是涉及电阻值根据施加的电信号而改变的电阻变化型的装置。

背景技术

近年来，伴随着数字技术的发展，便携式信息设备以及信息家电等电子设备更进一步高功能化。因此，对非易失性存储元件的大容量化、写入电力的降低、写入/读出时间的高速化和长寿命化的要求逐渐提高。

对于这样的要求，认为现有的使用浮栅(floating gate)的闪存(flashmemory)的微细化是有极限的。另一方面，在使用电阻变化层作为存储部的材料的非易失性存储元件(电阻变化型存储器)时，因为能够由用一对电极夹着电阻变化层而形成的简单结构的存储元件构成，所以期待能够进一步微细化、高速化和低耗电化。

在使用电阻变化层作为存储部时，例如，根据脉冲的输入等，使电阻变化层从高电阻状态向低电阻状态变化，或从低电阻状态向高电阻状态变化。在这种情况下，明确地将低电阻状态和高电阻状态的两种状态进行区分，并且在低电阻状态和高电阻状态之间高速且稳定地变化，需要将这两种状态保持为非易失性。以这样的存储器特性的稳定和存储元件的细微化为目的，一直以来提出了各种方案。

作为这样的提案之一，已知使用钽氧化物作为构成电阻变化层的电阻变化材料的非易失性存储元件(例如，参照专利文献1)。由于该钽氧化物是二元物系(binary system)，所以组成控制和成膜比较容易。此外，其与半导体制造工艺的匹配性也较好。

现有技术文献

专利文献

专利文献1：国际公开第二008/059701号

发明内容

发明要解决的问题

然而，在使用上述钽氧化物作为电阻变化材料的非易失性存储元件中，作为电极材料，使用铂(Pt)(白金)、铱(Ir)、铜(Cu)、金(Au)、银(Ag)等。其中铂由于在作为电极材料使用时非易失性存储元件可在低电压下动作(电阻变化)，所以可以说是适合的电极材料。

但是，使用铂作为电极材料时，存在非易失性存储元件的电阻变化特性产生偏差的问题。

本发明是为了解决该问题而完成的，其目的是提供一种使用钽氧化物作为电阻变化材料且使用铂作为电极材料，并能够降低其电阻变化特性的偏差的非易失性存储元件，并且提供使用该非易失性存储元件的非易失性存储装置和非易失性半导体装置以及该非易失性存储元件的制造方法。

解决问题的手段

为了解决上述课题，本发明人等对使用铂作为电极材料的非易失性存储元件的电阻变化特性的偏差的原因进行了深入的研究，其结果是得到以下结论。即，有报告说在铂电极膜产生被称为小丘(hillock)的微小的突起物。在使用铂作为电极材料的非易失性存储元件中，当产生于电极的小丘较大时，夹着电阻变化层的一对电极可能相互接触而产生漏电流。此外，当小丘到达电阻变化层时，铂元素可能向电阻变化层扩散。进而，虽然假设电场集中于小丘，但是当小丘对每个非易失性存储元件不规则地出现时，在非易失性存储元件之间，电阻变化现象中的电阻值和电流值产生偏差。

基于上述情况而得出结论，即，使用铂作为电极材料的非易失性存储元件的电阻变化特性的偏差的原因是在由铂形成的电极产生的小丘。

然而，使用钽氧化物作为电阻变化层的电阻变化材料的非易失性存储元件的电阻变化的机理，如后面详细说明的那样，认为是：通过对电极施加电压，氧集中在电阻变化层的与该电极的界面附近部分或者从此处分散，由此，该界面附近部分的电阻值或变高、或变低，与此对应电阻变化层整体的电阻值或变高、或变低。

此外，本发明人等根据其他途径、实验等得到以下知识和见解：构成电极的材料(以下称为电极材料)的标准电极电位相对于构成电阻变化层的过渡金属氧化物的该过渡金属(在此为钽)的标准电极电位而言相对越高，越容易引起电阻变化。在专利文献1中公开的电极材料中，铂是标准电极电位相对于钽而言相对最高的电极材料，因此该特性非常有助于使用铂作为电极材料的非易失性存储元件在低电压下动作的情况。然而，在电极存在小丘时，由于电场集中于该小丘，产生于电阻变化层的电场强度变高，所以该小丘的存在也非常有助于使用铂作为电极材料的非易失性存储元件在低电压下动作。

于是，认为为了消除使用铂作为电极材料的非易失性存储元件的电阻变化特性中的偏差，而使得在电极完全不产生小丘也并不是有利的对策。因此，考虑通过使用铂和其他金属的合金作为电极材料来控制小丘的产生程度，但是这种情况下需要考虑该合金相对于钽的相对标准电极电位。

因此，本发明的非易失性存储元件，包括：第一电极；第二电极；和电阻变化层，其位于上述第一电极和上述第二电极之间，电阻值根据施加在上述第一电极和上述第二电极之间的电信号可逆地变化，上述电阻变化层由含有第一钽氧化物的第一钽氧化物层和含有含氧率与上述第一钽氧化物不同的第二钽氧化物的第二钽氧化物层层叠构成，并且当将上述第一钽氧化物表示为TaO_x时满足0＜x＜2.5，当将上述第二钽氧化物表示为TaO_y时满足x＜y≤2.5，上述第二电极与上述第二钽氧化物层接触，并且上述第二电极由铂和钽构成。

根据该结构，通过使第二电极由铂和钽构成，能够控制小丘产生的程度。其结果是能够降低非易失性存储元件的电阻变化特性的偏差。此外，根据第二电极含有钽，提高与层间绝缘层的粘合性。

上述第二电极的含铂率为27atm％以上92atm％以下。

进而，上述第二电极的含铂率为56atm％以上92atm％以下。

根据上述结构，在能够使非易失性存储元件的电阻发生变化的同时，能够降低其偏差。

当将上述第二钽氧化物层的膜厚表示为Y(nm)时，优选上述第二电极的含铂率的上限值是由“3.65Y+60.7”(atm％)规定的值。

此外，本发明的非易失性存储装置，具备：

半导体基板；和

存储器阵列，该存储器阵列包括：在上述半导体基板上相互平行地形成的多个第一配线；多个第二配线，其在上述多个第一配线的上方，在与上述半导体基板的主面平行的面内以相互平行且与上述多个第一配线立体交叉的方式形成；非易失性存储元件，其与上述多个第一配线和上述多个第二配线的立体交叉点对应地设置，并且相互串联连接；和具有非线性电流电压特性的电流抑制元件，

上述非易失性存储元件各自位于上述第一配线和上述第二配线之间，包括：与上述第一配线电连接的第一电极；与上述第二配线电连接的第二电极；和电阻变化层，该电阻变化层的电阻值根据施加在上述第一电极和上述第二电极之间的电信号可逆地变化，

上述电阻变化层由含有第一钽氧化物的第一钽氧化物层和含有含氧率与上述第一钽氧化物不同的第二钽氧化物的第二钽氧化物层层叠构成，并且当将上述第一钽氧化物表示为TaO_x时满足0＜x＜2.5，当将上述第二钽氧化物表示为TaO_y时满足x＜y≤2.5，

上述第二电极与上述第二钽氧化物层接触，并且上述第二电极由铂和钽构成。

也可以具备在上述半导体基板上层叠多个上述存储器阵列而成的多层化存储器阵列。

此外，本发明的非易失性存储装置，包括：

半导体基板；

形成于半导体基板上、且相互平行地形成的多个字线；

以与上述多个字线立体交叉的方式排列、且相互平行地形成的多个位线；

与上述多个字线和上述多个位线中的任意一方平行地排列、且相互平行地形成的多个板线；

分别与上述多个字线和上述多个位线的立体交叉点对应地设置的多个晶体管；和

与上述多个晶体管一对一对应地设置的多个非易失性存储元件，

上述多个非易失性存储元件各自包括：第一电极；第二电极；和电阻变化层，其位于上述第一电极和上述第二电极之间，电阻值根据通过在上述位线和上述板线之间对应地设置的上述晶体管来施加在上述第一电极和上述第二电极之间的电信号可逆地变化，

上述非易失性存储元件的上述第一电极和上述第二电极中的任意一方，与对应的上述晶体管的源极和漏极中的任意一方连接，

上述多个晶体管的栅极与对应的字线连接，

上述非易失性存储元件的上述第一电极和上述第二电极中的任意另一方，与对应的位线和板线中的任意一方连接，

上述晶体管的源极和漏极中的任意另一方，与对应的位线和板线中的任意另一方连接，

上述电阻变化层由含有第一钽氧化物的第一钽氧化物层和含有含氧率与上述第一钽氧化物不同的第二钽氧化物的第二钽氧化物层层叠构成，并且当将上述第一钽氧化物表示为TaO_x时满足0＜x＜2.5，当将上述第二钽氧化物表示为TaO_y时满足x＜y≤2.5，

上述第二电极与上述第二钽氧化物层接触，并且上述第二电极由铂和钽构成。

此外，本发明的非易失性半导体装置，包括：半导体基板；形成于上述半导体基板上、并执行规定的运算的逻辑电路；形成于上述半导体基板上、并具有程序功能(用于被写入程序)的非易失性存储元件，

上述非易失性存储元件包括：第一电极；第二电极；和电阻变化层，其位于上述第一电极和上述第二电极之间，电阻值根据上述第一电极和上述第二电极之间的电压可逆地变化，

上述电阻变化层由含有第一钽氧化物的第一钽氧化物层和含有含氧率与上述第一钽氧化物不同的第二钽氧化物的第二钽氧化物层层叠构成，并且当将上述第一钽氧化物表示为TaO_x时满足0＜x＜2.5，当将上述第二钽氧化物表示为TaO_y时满足x＜y≤2.5，

上述第二电极与上述第二钽氧化物层接触，并且上述第二电极由铂和钽构成。

此外，本发明的非易失性存储元件的制造方法，该非易失性存储元件包括：第一电极；第二电极；和电阻变化层，其位于上述第一电极和上述第二电极之间，电阻值根据施加在上述第一电极和上述第二电极之间的电信号可逆地变化，上述电阻变化层由含有第一钽氧化物的第一钽氧化物层和含有含氧率与上述第一钽氧化物不同的第二钽氧化物的第二钽氧化物层层叠构成，并且当将上述第一钽氧化物表示为TaO_x时满足0＜x＜2.5，当将上述第二钽氧化物表示为TaO_y时满足x＜y≤2.5，上述第二电极与上述第二钽氧化物层接触，并且上述第二电极由铂和钽构成，上述非易失性存储元件的制造方法的特征在于：

上述第二电极是使用铂靶和钽靶通过同时放电溅射法而形成的，通过调整施加于各靶的功率强度来控制由铂和钽构成的上述第二电极的组成。

此外，本发明的非易失性存储元件的制造方法是，该非易失性存储元件包括：第一电极；第二电极；和电阻变化层，其位于上述第一电极和上述第二电极之间，电阻值根据施加在上述第一电极和上述第二电极之间的电信号可逆地变化，上述电阻变化层由含有第一钽氧化物的第一钽氧化物层和含有含氧率与上述第一钽氧化物不同的第二钽氧化物的第二钽氧化物层层叠构成，并且当将上述第一钽氧化物表示为TaO_x表示时满足0＜x＜2.5，当将上述第二钽氧化物表示为TaO_y时满足x＜y≤2.5，上述第二电极与上述第二钽氧化物层接触，并且上述第二电极由铂和钽构成，上述非易失性存储元件的制造方法的特征在于：

由铂和钽构成的上述第二电极的材料是使用由铂和钽的合金构成的靶通过溅射法而形成的。

发明效果

本发明如以上说明的方式构成，能够提供使用钽氧化物作为电阻变化材料且使用铂作为电极材料，并且能够降低其电阻变化特性的偏差的的非易失性存储元件等。

附图说明

图1是表示本发明的第一实施方式的非易失性存储元件的一个结构例的截面图。

图2是表示通过同时放电溅射法形成含有Ta的铂电极时的功率施加比(Ta/铂)与含铂率的关系的图。

图3是表示本发明的第一实施方式的非易失性存储元件中的电极层的含铂率与初始电阻值的关系的图，(a)表示高氧化层的膜厚为8.0nm时的结果，(b)表示高氧化层的膜厚为3.6nm时的结果。

图4是表示初始电阻值的偏差被容许的电极层的含铂率与高电阻层106的膜厚的关系的图。

图5是表示写入信息时本发明的第一实施方式的非易失性存储元件的动作例的图。

图6是表示读出信息时本发明的第一实施方式的非易失性存储元件的动作例的图。

图7是表示第二电极层的含铂率为92atm％时，本发明的第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。

图8(a)是表示第二电极层的含铂率为27atm％时，本发明的第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。

图8(b)是表示第二电极层的含铂率为70atm％时，本发明的第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。

图8(c)是表示第二电极层的含铂率为86atm％时，本发明的第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。

图8(d)是表示第二电极层的含铂率为89atm％时，本发明的第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。

图8(e)是表示第二电极层的含铂率为92atm％时，本发明的第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。

图8(f)是表示第二电极层的含铂率为95atm％时，本发明的第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。

图8(g)是表示第二电极层的含铂率为100atm％时，本发明的第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。

图9是表示本发明的第一实施方式的非易失性存储元件的截面TEM观测像的图，(a)是表示第二电极层的含铂率为100atm％时的图，(b)是表示第二电极层的含铂率为92atm％时的图，(c)是表示第二电极层的含铂率为83atm％时的图。

图10是表示在本发明的第一实施方式的非易失性存储元件中发生的铂迁移的状况的模型图，(a)是表示第二电极层的含铂率为83atm％以上且不到92atm％时的图，(b)是表示第二电极层的含铂率为92atm％以上时的图，(c)是表示第二电极层的含铂率为不到83atm％时的图。

图11是表示含有Ta的铂电极层材料的含铂率与标准电极电位的关系的图。

图12是表示含有Ta的铂电极层与绝缘膜的粘合性的SEM截面图。

图13是表示本发明的第一实施方式的非易失性存储元件的变形例的结构的截面图。

图14是表示本发明的第二实施方式的非易失性存储装置的结构的框图。

图15是表示图13中的A部的结构(4比特的量的结构)的立体图。

图16是表示本发明的第二实施方式的非易失性存储装置所具备的非易失性存储元件的结构的截面图。

图17是表示本发明的多层化结构的非易失性存储装置所具备的存储器阵列的结构的立体图。

图18是表示本发明的第三实施方式的非易失性存储装置的结构的框图。

图19是表示图19中的C部的结构(2比特的量的结构)的截面图。

图20(a)是表示第二电极层的含铂率为100atm％时，本发明的第三实施方式的非易失性存储装置的单元(cell)电流值与电阻值的正规期待值(正规期待值)的关系的图。

图20(b)是表示在第二电极层的含铂率为95atm％时，本发明的第三实施方式的非易失性存储装置的单元电流值与电阻值的正规期待值的关系的图。

图20(c)是表示在第二电极层的含铂率为92atm％时，本发明的第三实施方式的非易失性存储装置的单元电流值与电阻值的正规期待值的关系的图。

图20(d)是表示在第二电极层的含铂率为89atm％时，本发明的第三实施方式的非易失性存储装置的单元电流值与电阻值的正规期待值的关系的图。

图20(e)是表示在第二电极层的含铂率为86atm％时，本发明的第三实施方式的非易失性存储装置的单元电流值与电阻值的正规期待值的关系的图。

图21(a)是表示在第二电极层的含铂率为100atm％时，本发明的第三实施方式的非易失性存储装置的脉冲施加次数与IHR/ILR比的关系的图。

图21(b)是表示在第二电极层的含铂率为97atm％时，本发明的第三实施方式的非易失性存储装置的脉冲施加次数与IHR和ILR的关系的图。

图21(c)是表示在第二电极层的含铂率为92atm％时，本发明的第三实施方式的非易失性存储装置的脉冲施加次数与IHR和ILR的关系的图。

图21(d)是表示在第二电极层的含铂率为89atm％时，本发明的第三实施方式的非易失性存储装置的脉冲施加次数与IHR和ILR的关系的图。

图22(a)是表示在第二电极层的含铂率为100atm％时，本发明的第三实施方式的非易失性存储装置的IHR和ILR与电阻值的正规期待值的关系的图。

图22(b)是表示在第二电极层的含铂率为97atm％时，本发明的第三实施方式的非易失性存储装置的IHR和ILR与电阻值的正规期待值的关系的图。

图22(c)是表示在第二电极层的含铂率为92atm％时，本发明的第三实施方式的非易失性存储装置的IHR和ILR与电阻值的正规期待值的关系的图。

图22(d)是表示在第二电极层的含铂率为89atm％时，本发明的第三实施方式的非易失性存储装置的IHR和ILR与电阻值的正规期待值的关系的图。

图23是表示本发明的第四实施方式的非易失性半导体装置的结构的框图。

图24是表示本发明的第四实施方式的非易失性半导体装置所具备的救济地址存储寄存器的结构的框图。

图25是表示本发明的第四实施方式的非易失性半导体装置所具备的救济地址存储寄存器的结构的截面图。

图26是表示本发明的第四实施方式的非易失性半导体装置的制造工艺的主要流程的流程图。

具体实施方式

以下，参照附图详细说明本发明的实施方式。另外，在全部附图中对相同或相当的要素赋予相同的参照附图标记，省略重复的说明。

(第一实施方式)

[非易失性存储元件的结构]

图1是表示本发明的第一实施方式的非易失性存储元件的一个结构例的截面图。

如图1所示，非易失性存储元件100包括：基板101；形成于该基板101上的氧化物层102；形成于该氧化物层102的第一电极层103；第二电极层105；和被第一电极层103和第二电极层105夹着的电阻变化层104。电阻变化层104在此由形成于第一电极层103上的低氧化层107和形成于该低氧化层107上的高氧化层108构成。

驱动该非易失性存储元件100时，通过外部电源将满足规定条件的电压(电信号)施加在第一电极层103与第二电极层105之间。随着电压施加的方向(电压的极性)，非易失性存储元件100的电阻变化层104的电阻值增加或减少。例如，在施加了比规定的阈值电压大的脉冲电压时，电阻变化层104的电阻值增加或减少，而在施加比该阈值电压小的脉冲电压时，电阻变化层104的电阻值不变化。

第一电极层103和第二电极层105中至少一方是由含有Ta的铂(铂-Ta)构成。另外，对不是由含有Ta的铂材料构成的电极的材料，没有特别的限制。以下，举例说明第一电极层103由TaN构成、第二电极层105由含有Ta的铂构成的结构。

电阻变化层104由钽氧化物构成。在此，该钽氧化物表示为TaO_x时满足0＜x＜2.5。x在该范围内的理由将在后面阐述，换言之，该钽氧化物是与化学计量的组成相比氧的数量不足的氧不足型钽氧化物。此外，低氧化层107和高氧化层108的钽氧化物的含氧率相互不同，高氧化层108的含氧率比低氧化层107的含氧率高。另外，也可以是省略高氧化层108，使电阻变化层104由单独的钽氧化物层构成的结构。或者，也可以使电阻变化层104由3以上的钽氧化物层构成。或者，也可以使电阻变化层104由单独的钽氧化物层构成，在其厚度方向上含氧率具有曲线分布(profile)。

另外，作为基板101能够使用硅单晶基板或者半导体基板，但不限定于此。由于电阻变化层104能够在比较低的基板温度下形成，所以能够在树脂材料等上形成电阻变化层104。

[非易失性存储元件的制造方法]

接着，说明本实施方式的非易失性存储元件100的制造方法。

首先，在单晶硅的基板101上，通过热氧化法形成厚度200nm的氧化物层(由SiO₂形成的绝缘层)102。然后，在氧化物层102上形成厚度100nm的TaN薄膜作为第一电极层103。

接着，在第一电极层103上形成氧不足型钽氧化物膜作为电阻变化层104。该成膜中采用了使用Ta靶的反应性RF溅射法。此时的成膜条件如表1所示。

另外，在电阻变化层104的形成中，通过将钽氧化物作为靶，也可以采用不使用O₂等反应性气体的溅射法。

[表1]

  靶  Ta  真空度(Pa)  0.2～5(Pa)  基板加热温度(℃)  20～400(℃)  溅射气体  Ar+O₂  O₂流量比(％)  0.1～10(％)  RF-Power(W)  150～300(W)  膜厚(nm)  1～300(nm)

接着，对电阻变化层104进行氧化处理，在最表面层形成膜厚在2～12nm范围的Ta₂O₅层作为高氧化层108。由此，电阻变化层104由最表面层的高氧化层108和由最表面层以外的部分形成的低氧化层107构成。另外，作为高氧化层108在此举例说明了Ta₂O₅层，但是当然也可以形成含氧率比低氧化层107高且含氧率比Ta₂O₅低的层作为高氧化层108。最后，在电阻变化层104上通过RF溅射法形成厚度50nm的含有Ta的铂薄膜作为第二电极层105。另外，只有第一电极层由含有Ta的铂薄膜形成的结构，和第一电极层与第二电极层两者都由含有Ta的铂薄膜形成的结构中，本发明都是有效的。

[铂-Ta电极膜的组成控制]

在此说明含有Ta的铂薄膜的制作方法。成膜是通过铂与Ta同时放电的DC-溅射法进行的。成膜时的真空度为1.0Pa，各靶的施加DC-功率为50～300W，Ar流量为10sccm，且成膜时间为20分钟。根据各靶单独的施加功率与成膜速度的关系，计算出同时放电的组成比。图2表示施加于各靶的DC功率的比与所计算的含铂率(atm％)的关系。进而，将分析出的组成值合起来表示。通过低能量X线分析法进行组成分析。从图2可以明确：计算值与分析值非常一致。因此，通过调整各靶的功率，能够控制铂和Ta的组成比。

[铂-Ta电极膜的表面特性]

用原子力显微镜(AFM)对含有Ta的铂电极膜(厚度150nm)的表面粗糙度进行了分析。在该分析中，原子力显微镜使用DigitalInstrunents公司制造的“Dimension 3100”。其分析结果如表2所示。平均表面粗糙度Ra随着含铂率的降低而降低。在此，平均表面粗糙度Ra是JIS B 0601(1994)中定义的“算术平均粗糙度Ra”。铂单质薄膜的表面粗糙度是1.3nm左右，但含铂率为92atm％、Ta含有率为8atm％时表面粗糙度是0.53nm，较大地减少到40％左右。这是考虑到为了防止铂的迁移(移动)。

[表2]

 含铂率(atm％)  Ra(nm)  27  0.24  41  0.14  56  0.12  65  0.32  76  0.27  83  0.29  89  0.37  92  0.53  100  1.32

[非易失性存储元件的初始电阻值]

下面，参照图3(a)、(b)说明本实施方式的非易失性存储元件100的初始电阻值与第二电极层105的含铂率的关系。图3(a)、(b)表示电极大小为1μm见方(1μm□)和5μm见方(5μm□)的元件部的初始电阻值与第二电极层105的铂(Pt)含有率的关系。图3(a)表示高氧化层108的膜厚为8.0nm时的结果，图3(b)表示高氧化层108的膜厚为3.6nm时的结果。

图3(a)中，在第二电极层105的含铂率为89atm％以下的组成时，非易失性存储元件100的初始电阻值的值比较稳定。进而，含铂率不到80atm％时，电阻值的偏差几乎无法识别。另一方面，在第二电极层105的含铂率为89atm％以上的组成时，随着含铂率的增加，初始电阻值的值大幅降低，伴随于此电阻值的偏差增加。用1μm见方的电极尺寸进行比较时，在含铂率为100atm％的电极能够看到初始电阻值的最小值与最大值有5位以上的偏差。因此，高氧化层108的膜厚为8.0nm时，从元件的初始电阻的偏差的观点来看，优选第二电极层105的含铂率在89atm％以下。

图3(b)中，在第二电极层105的含铂率为74atm％以下的组成时，非易失性存储元件100的初始电阻值的值比较稳定。另一方面，在第二电极层105的含铂率为80atm％以上的组成时，随着含铂率的增加，初始电阻值的值大幅降低。因此，高氧化层108的膜厚为3.6nm时，从非易失性存储元件100的初始电阻的偏差的观点来看，优选第二电极层105的含铂率在74atm％以下。

从图3(a)和(b)的结果可知根据高氧化层108的膜厚，适当的第二电极层105的含铂率发生变化。在高氧化层108的膜厚较小时，由于铂的小丘产生的影响大，所以推测初始电阻值的偏差被容许的含铂率降低。图4表示第二电极层105的被容许的含铂率与高氧化层108的膜厚的关系。根据图3(a)、(b)，当高氧化层108的膜厚为8.0nm时，在含铂率为89％以下的区域，初始电阻的偏差小，当高氧化层108的膜厚为3.6nm时，在含铂率为74％以下的区域，初始电阻的偏差小。进而，图4中的含铂率为100％时的标绘(plot)，表示高氧化层108的膜厚为10.6nm时的初始电阻的测定值，该高氧化层108的膜厚为10.6nm时初始电阻的偏差小。从图4可以明确看出这些数据之间大致成比例关系。另一方面，因为在电阻变化层104的最表面形成有自然氧化膜，所以很难形成比2nm薄的高氧化层108。根据以上的结果，令高氧化层108的膜厚为Y(nm)时，用关系式Z＝3.65Y+60.7来表示容许初始电阻值的偏差的含铂率Z(atm％)。

另外，在高氧化层108的膜厚为12nm以上时，由于绝缘性高、串联连接的晶体管的驱动能力不足，因此不能确认电阻变化现象。

[非易失性存储元件的动作例]

接着，参照附图说明作为本实施方式的非易失性存储元件100的存储器的动作例，即进行信息的写入/读出时的动作例。

图5是表示在写入信息时本发明的第一实施方式的非易失性存储元件100的动作例的图。

在第一电极层103与第二电极层105之间(以下有时称为电极间)交替施加脉冲宽度为100nsec的极性不同的两种电脉冲时，电阻变化层104的电阻值如图3所示那样变化。即，在电极间施加了负电压脉冲(电压E1，脉冲宽度100nsec)时，电阻变化层104的电阻值从高电阻值Rb向低电阻值Ra减少。另一方面，在电极间施加了正电压脉冲(电压E2，脉冲宽度100nsec)时，电阻变化层104的电阻值从低电阻值Ra向高电阻值Rb增加。另外，在本实施方式中，将第二电极层105的电位相对于第一电极层103的电位变高的电压脉冲称为正电压脉冲，将第二电极层105的电位相对于第一电极层103的电位变低的电压脉冲称为负电压脉冲。此外，这里令电压E1为-3.0V、电压E2为+3.5V。

在该图5所示的例子中，对信息“0”分配高电阻值Rb，对信息“1”分配低电阻值Ra。因此，通过在电极间施加正电压脉冲使得电阻变化层104的电阻值变为高电阻值Rb来写入到信息“0”，并且，在电极间施加负电压脉冲使得电阻变化层104的电阻值变为低电阻值Ra来写入到信息“1”。

图6是表示在读出信息时本发明的第一实施方式的非易失性存储元件的动作例的图。

在进行信息的读出时，在电极间施加与使电阻变化层104的电阻值变化时施加的电脉冲相比振幅小的读出用电压E3(|E3|＜|E1|、|E3|＜|E2|)。其结果是，输出与电阻变化层104的电阻值对应的电流，通过检测该输出电流值，能够读出所写入的信息。

图6所示的例子中，因为输出电流值Ia与电阻值Ra对应，输出电流值Ib与电阻值Rb对应，所以当检测出输出电流值Ia时读出信息“1”，在检测出输出电流值Ib时读出信息“0”。

如上所述，在第一电极层103和第二电极层105所夹的区域，由于电阻变化层104作为存储部发挥功能，所以非易失性存储元件100作为存储器动作。

[非易失性存储元件的电阻变化特性]

接着，说明对本实施方式的非易失性存储元件100施加了电脉冲时的电阻变化特性。

图7是表示本发明的第一实施方式的非易失性存储元件所具有的电阻变化层104的电阻值与脉冲施加次数的关系的图。构成第二电极层105的材料的含铂率是92atm％，Ta含有率是8atm％。在该图7中，表示在第一电极层103与第二电极层105之间交替地施加了脉冲宽度为100nsec的极性不同的两种电脉冲的结果。

像这样在电极间交替地施加两种电脉冲的结果如图7所示，电阻变化层104的电阻值可逆地变化。具体而言，在电极间施加了负电压脉冲(电压-1.5V、脉冲宽度100nsec)时，电阻变化层104的电阻值减少为2000Ω(低电阻值)，在电极间施加了正电压脉冲(电压+2.0V、脉冲宽度100nsec)时，电阻变化层104的电阻值增加到200000Ω(高电阻值)。在此，令第二电极层105的电位相对于第一电极层103的电位变高的电压脉冲为正电压脉冲，令第二电极层105的电位相对于第一电极层103的电位变低的电压脉冲为负电压脉冲。另外，对于该正负极性的定义，在以下的说明中也是一样的。

该图7所示的结果是电阻变化层104的膜厚为25nm，直径为2μm的圆形图案。在以下的说明中，没有特别说明时，电阻变化层104的尺寸如上所述。

图8(a)～图8(g)是表示在构成第二电极层105的材料的含铂率相互不同时，非易失性存储元件所具有的电阻变化层104的电阻值与脉冲施加次数的关系的图。

图8(a)、图8(b)、图8(c)、图8(d)、图8(e)、图8(f)和图8(g)分别表示在构成第二电极层的材料的含铂率为27atm％、70atm％、86atm％、89atm％、92atm％、95atm％和100atm％时，非易失性存储元件所具有的电阻变化层104的电阻值与脉冲施加次数的关系。

根据图8(a)～图8(g)，在构成第二电极层的材料的含铂率中，全都确认了电阻变化现象。因此可知在使用含有Ta的铂薄膜材料作为电极层的情况下，对于宽的组成范围也具有大的电阻变化区域。此外，随着含铂率的减少，为表示电阻变化而需要的电压值增加。含铂率为27atm％时，需要-3.5V/+4.0V的电压。因此推测，为了在低电压下得到良好的电阻变化特性，存在含铂率的下限范围。

[铂-Ta电极膜的界面状态]

用透射电子显微镜(TEM)观察了第二电极层105与电阻变化层104的界面状态。图9表示结果。在第二电极层105是铂单质(单体)时，在作为第二电极层105和电阻变化层104的钽氧化物的界面看到凹凸。这是铂产生迁移的结果，由此而形成的凹凸，能够看到向钽氧化物侧深度2～5nm的突起状的凹凸形状(图9(a))。在第二电极层105的含铂率为92atm％时，被限定在TEM的观察视野范围内，但是随着朝向第二电极层105的钽氧化物的小丘的产生数量减少，凹凸的深度也减少到3nm左右(图9(b))。另一方面，在第二电极层105的含铂率为83atm％时，基本看不到铂的迁移(图9(c))。这样，从TEM观察的结果来看，了解到随着第二电极层105的铂含有量的减少而迁移减少。该结果与根据AFM的表面粗糙度Ra的含铂率依赖性的结果一致。推测该迁移的有无对电阻变化现象有影响。

图10(a)～图10(c)是表示在本发明的第一实施方式的非易失性存储元件中产生的铂迁移的状况的模型图。在这些模型中，Ta₂O₅层作为高氧化层被表示，但这是举例说明，高氧化层是含氧率比作为低氧化层的钽氧化物层(TaO_x层)高的层即可，具有与下述的模型同样的作用效果。如这些图所示，第二电极层105的含铂率越高，则以铂的迁移为起因的突起(凹凸)部越向钽氧化物层延伸(图10(a))。而且，电场集中于以该迁移为起因的突起部。其结果是，与没有迁移的界面状态比较，在更低的电压下发生氧化还原反应，产生电阻变化现象。

由迁移引起的突起部分的厚度较大(凹凸深)时，以迁移为起因的铂突起部分成长，超过形成于最表面的电阻率高的Ta₂O₅层，直到内部的电阻率低的钽氧化物(TaO_x)层(图10(b))。因此，与以迁移为起因的突起只到达Ta₂O₅层的情况比较(图10(c))，推测在更低的电压下出现电阻变化现象。第二电极层105的含铂率在83atm％以上92atm％以下时，需要-2.0V/+3.0V的电压。但是第二电极层105的含铂率在92atm％以上时，由于以迁移为起因的突起的效果，在比-1.5V/+2.0V更低的电压下产生了电阻变化现象。

[非易失性存储元件的标准电极电位]

从到这为止的讨论结果来看，如(式1)所示，推测电阻变化现象是以构成与电极层的界面附近的高氧化层的钽氧化物的氧化还原反应为起因的。

2TaO₂+O^2-→Ta₂O₅+2e                (式1)

在给电极施加了负的电压时，由于注入电子而成为进行还原反应且TaO₂存在于电阻变化层的最表面的状态。其结果，认为出现低电阻状态。另一方面，在给电极施加了正的电压时，由于氧离子的迁移而成为进行氧化反应且Ta₂O₅存在于电阻变化层的最表面的状态。其结果，推测出现高电阻状态。为了使(式1)所示的氧化还原反应有效地进行，相邻的电极层的材料的标准电极电位至少需要比Ta高。Ta和铂的标准电极电位分别是-0.6(V)和1.19(V)，存在1(V)以上的电位差。因此，认为(式1)的反应有效地进行。

为了使与使用铂电极时同等以上的电阻变化现象出现，需要具有与铂同等以上的标准电极电位的电极材料。于是，测定了含有Ta的铂薄膜的标准电极电位。测定结果如图11所示。含铂率在56atm％以上时，标准电极电位在0.97V以上，大致固定。该值大致与铂单质的电极膜的测定值相同。因此，预期如果含铂率在56atm％以上，则会产生与铂同样的电阻变化现象。

另外，与铂的标准电极电位同等的电极材料，不仅限定于本实施例中表示的含有Ta的铂。将含有标准电极电位比Ta高的金属的铂材料作为电极层，能够预期具有与铂的标准电极电位同等的标准电极电位，对于本发明是有效的。

[含铂率的范围]

从以上的电阻变化元件的电阻变化特性的结果来判断，含有Ta的铂电极材料的组成范围优选至少56atm％以上。即，因为标准电极电位表示与铂单质相同的值，所以含铂率的下限值优选56atm％以上。另一方面，含铂率的上限值由图4中被容许的电极层中的含铂率与高电阻层106的膜厚的关系来规定。令高电阻层的膜厚为Y(nm)时，初始电阻值的偏差被容许的含铂率：Z(atm％)，由Z＝3.65Y+60.7的关系式表示的值为上限值。

[与绝缘体的粘合性]

历来，在电极层使用铂薄膜时，存在由于作为绝缘层(层间绝缘膜)的SiO₂膜与第二电极层间的粘合性低而产生空隙的问题。但是，在本实施方式的非易失性存储元件100中，在第二电极层使用含有Ta的铂薄膜。其结果，预期与作为绝缘层的SiO₂层的粘合性的提高。用由实施了图案化的电极层/电阻变化层和绝缘材料构成的元件确认了绝缘膜与电极层间的粘合性。截面SEM(扫描型电子显微镜)观察结果如图12所示。从截面SEM像，在铂膜与绝缘膜之间看不到空隙，能够确认粘合性的提高。另外，在图12中，从PT-Ta(铂-Ta)电极层的表面延伸到绝缘层的表面的两根白线表示接触孔(精确来说是其内圆周面的截面)。

另外，本实施方式中，如图1所示，电阻变化层104由设置在下方的第一电极层103和设置在上方的第二电极层105夹着构成，而且，电阻变化层104的两端部和第二电极层105的两端部在截面视图中一致，但这是一个例子，本发明不限定于这样的结构。

图13(a)～图13(c)是表示本发明的第一实施方式的非易失性存储元件的变形例的结构的截面图。另外，在这些图13(a)～图13(c)中，为了方便而省略基板和氧化物层。

图13(a)表示的变形例中，由第一电极层103A、电阻变化层104A和第二电极层105A依次层叠构成，这些第一电极层103A、电阻变化层104A和第二电极层105A的两端部在截面视图中不一致。与此相对，图13(b)表示的变形例中，同样由第一电极层103B、电阻变化层104B和第二电极层105B层叠构成，但是该第一电极层103B、电阻变化层104B和第二电极层105B的两端部在截面视图中都一致。本发明的非易失性存储元件也可以如上述这样构成。

此外，本实施方式的非易失性存储元件100和上述的两个变形例中，都构成为由配置在上下的电极夹着电阻变化层，但也可以是通过在电阻变化层的两端面形成电极而使电流在与电阻变化层的主面平行的方向上流动的结构。即，如图13(c)所示，也可以是在电阻变化层104C的一个端面形成第一电极103C，在另一个端面形成第二电极105C，使电流在与该电阻变化层104C的主面平行的方向上流动的结构。

可是，虽然未图示，但是本实施方式的非易失性存储元件具有绝缘层(层间绝缘膜)。另外，也可以通过CVD法等形成掺杂氟的氧化膜，将其作为绝缘层。此外，也可以是不具备绝缘层的结构。

此外，同样地，虽然未图示，但是本实施方式的非易失性存储元件具有配线层。作为配线材料，例如能够使用Al、W、Cu等。另外，也可以是不具备该配线层的结构。

另外，将上述电阻变化层104表示为TaO_x时，优选满足0＜x≤1.9。此外，更优选满足0.5≤x≤1.9，并且，在实现稳定的电阻变化动作上，进一步优选满足0.8≤x≤1.9。

此外，在电阻变化层104由低氧化层与高氧化层的层叠结构构成时，将低氧化层107表示为TaO_x，将高氧化层108表示为TaO_y时，优选满足0＜x＜2.5，x＜y≤2.5。并且，在实现稳定的电阻变化动作上，更优选满足0.8≤x≤1.9，2.1≤y≤2.5。

(第二实施方式)

上述第一实施方式的非易失性存储元件能够适用于各种方式的非易失性半导体装置。第二实施方式的半导体装置是具备第一实施方式的非易失性存储元件的非易失性存储装置，使存储器单元位于字线和位线的交点(立体交叉点)，是所谓的交叉点型存储装置。

[第二实施方式的半导体装置的结构]

图14是表示本发明的第二实施方式的非易失性存储装置的结构的框图。另外，图15是表示图14中A部的结构(4比特的量的结构)的立体图。

如图14所示，本实施方式的非易失性存储装置200在半导体基板上具备存储器主体部201，该存储器主体部201包括：存储器阵列202；行选择电路/驱动器203；列选择电路/驱动器204；用于进行信息写入的写入电路205；检测在选择位线上流动的电流量，判定为数据“1”或“0”的读出放大器206；和通过端子DQ进行输入输出数据的输入输出处理的数据输入输出电路207。此外，非易失性存储装置200还包括接收从外部输入的地址信号的地址输入电路208，和根据从外部输入的控制信号来控制存储器主体部201的动作的控制电路209。

存储器阵列202如图14和图15所示，包括：在半导体基板上相互平行地形成的多个字线WL0，WL1，WL2……；和多个位线BL0，BL1，BL2……，其在这些多个字线WL0，WL1，WL2……的上方，在与该半导体基板的主面平行的面内相互平行并且与多个字线WL0，WL1，WL2……立体交叉地形成。

此外，对应于这些多个字线WL0，WL1，WL2……与多个位线BL0，BL1，BL2……的立体交叉点，呈矩阵状地设置有多个存储器单元M111，M112，M113，……M121，M122，M123，……M131，M132，M133……(以下表示为“存储器单元M111，M112，……”)。

这里，存储器单元M111，M112，……相当于第一实施方式的非易失性存储元件，具有含有钽氧化物的电阻变化层。但是，在本实施方式中，这些存储器单元M111，M112，……如后述那样具备电流抑制元件。

另外，图14中的存储器单元M111，M112，……在图15中用附图标记210表示。

[第二实施方式的非易失性存储装置所具备的非易失性存储元件的结构]

图16是表示本发明的第二实施方式的非易失性存储装置所具备的非易失性存储元件的结构的截面图。另外，图16表示图15的B部的结构。

如图16所示，本实施方式的非易失性存储装置所具备的非易失性存储元件210位于作为铜配线的下部配线212(相当于图15中的字线WL1)与相同的上部配线211(相当于图15中的位线BL1)之间，由下部电极217、电流抑制元件216、内部电极215、电阻变化层214和上部电极213依次层叠构成。

这里，内部电极215、电阻变化层214和上部电极213分别相当于图1所示的实施方式1的非易失性存储元件100中的第一电极层103、电阻变化层104和第二电极层105。因此，电阻变化层214与第一实施方式同样地形成。

电流抑制元件216通过作为TaN的内部电极215与电阻变化层214串联连接，电流抑制元件216与电阻变化层214电连接。该电流抑制元件216是由MIM(Metal-Insulator-Metal；金属—绝缘体—金属)二极管或MSM(Metal-Semiconductor-Metal；金属—半导体—金属)二极管代表的元件，相对于电压显示非线性(线形)电流特性。此外，该电流抑制元件216相对于电压具有双向性的非线性电流特性，通过施加绝对值比规定的阈值电压Vf大的电压(以一个电极为基准，例如若Vf＝+1V或者-1V，则为+1V以上或者-1V以下)来导通。

另外，钽及其氧化物是一般用于半导体工艺的材料，亲和性非常高。因此，能够容易纳入现有的半导体制造工艺中。

[多层化结构的非易失性存储装置的结构例]

将图14和图15中所示的本实施方式的非易失性存储装置中的存储器阵列三维地堆叠起来，实现多层化结构的非易失性存储装置。

图17是表示本发明的多层化结构的非易失性存储装置所具备的存储器阵列的结构的立体图。如图17所示，该非易失性存储装置包括由多个存储器阵列层叠而成的多层化存储器阵列，所述存储器阵列包括：在未图示的半导体基板上相互平行地形成的多个下部配线212；上部配线211，其在这些多个下部配线212的上方，在与该半导体基板的主面平行的面内相互平行并且与多个下部配线212立体交叉地形成；和多个存储器单元210，其与这些多个下部配线212和多个上部配线211的立体交叉点对应地设置成矩阵状。

另外，图17所示的例子中，配线层是5层，配置在其立体交叉点的非易失性存储元件是4层结构，但是当然也可以根据需要对这些层数进行增减。

通过设置这样构成的多层化存储器阵列，能够实现超大容量非易失性存储器。

另外，如第一实施方式中说明的那样，本发明的电阻变化层能够在低温下成膜。因此，在进行本实施方式所示的配线工序中的层叠化时，因为对在下层工序中形成的晶体管和硅化物等的配线材料没有影响，所以能够容易地实现多层化存储器阵列。即，通过使用本发明的含有钽氧化物的电阻变化层，能够容易地实现多层化结构的非易失性存储装置。

(第三实施方式)

第三实施方式的非易失性存储装置，是具备第一实施方式的非易失性存储元件的非易失性存储装置，是具备存储器阵列的存储装置，所述存储器阵列的存储器单元由串联连接的一个晶体管和一个非易失性存储部构成。

[第三实施方式的非易失性存储装置的结构]

图18是表示本发明的第三实施方式的非易失性存储装置的结构的框图。此外，图19是表示图18中C部的结构(2比特的量的结构)的截面图。

如图18所示，本实施方式的非易失性存储装置300在半导体基板上具有存储器主体部301，该存储器主体部301包括：存储器阵列302；行选择电路/驱动器303；列选择电路304；用于进行信息写入的写入电路305；读出放大器306，其检测在选择位线流动的电流量，判定为数据“1”或者“0”；和数据输入输出电路307，其通过端子DQ对输入输出数据进行输入输出处理。此外，非易失性存储装置300还具备：单元板电源(VCP电源)308；接收从外部输入的地址信号的地址输入电路309；和根据从外部输入的控制信号来控制存储器主体部301的动作的控制电路310。

存储器阵列302包括：形成于半导体基板上的、以相互立体交叉的方式排列的多个字线WL0，WL1，WL2……和多个位线BL0，BL1，BL2……；分别与这些字线WL0，WL1，WL2……和位线BL0，BL1，BL2……的立体交叉点对应地设置的多个晶体管T11，T12，T13，……T21，T22，T23，……T31，T32，T33……(以下表示为“晶体管T11，T12，……”)；和与晶体管T11，T12，……1对1地设置的多个存储器单元M211，M212，M213，……M221，M222，M223，……(以下表示为“存储器单元M211，M212，……”)。

此外，存储器阵列302具备与字线WL0，WL1，WL2……平行地排列的多个板(plate)线PL0，PL1，PL2……。板线PL0，PL1，PL2……连接在VCR电源308上。板线PL0，PL1，PL2……例如也可以与位线BL0，BL1，BL2……平行地排列。此外，板线PL0，PL1，PL2……与位线BL0，BL1，BL2……一起，是对存储器单元M211，M212，……施加电压的配线的一个例子。该板线保持为规定的一定电位，能够以任意方式形成，其方式不限定于平行的多个线组。或者，也可以是各板线具有单独的选择电路/驱动器，根据选择/非选择提供不同的电位的结构。

如图19所示，将位线BL0配置在字线WL0、WL1的上方，在该字线WL0、WL1与位线BL0之间配置有板线PL0、PL1。

这里，存储器单元M211，M212，……相当于第一实施方式的非易失性存储元件，具有含有钽氧化物的电阻变化层。更具体地说，图19中的非易失性存储元件313相当于图18中的存储器单元M211，M212，……，该非易失性存储元件313由上部电极314、含有钽氧化物的电阻变化层315和下部电极316构成。

另外，图19中317表示插塞(plug)层、318表示金属配线层、319表示源极/漏极领域。

如图18所示，将晶体管T11，T12，T13，……的漏极连接在位线BL0上，将晶体管T21，T22，T23，……的漏极连接在位线BL1上，将晶体管T31，T32，T33……的漏极连接在位线BL2上。

此外，将晶体管T11，T21，T31，……的栅极连接在字线WL0上，将晶体管T12，T22，T32，……的栅极连接在字线WL1上，将晶体管T13，T23，T33，……的栅极连接在字线WL2上。

进而，将晶体管T11，T12，……的源极分别与存储器单元M211，M212，……连接。

此外，将存储器单元M211，M221，M231，……连接在板线PL0上，将存储器单元M212，M222，M232，……连接在板线PL1上，将存储器单元M213，M223，M233，……连接在板线PL2上。

地址输入电路309从外部电路(没有图示)接收地址信号，根据该地址信号向行选择电路/驱动器303输出行地址信号，并且向列选择电路304输出列地址信号。这里，地址信号是表示多个存储器单元M211，M212，……中被选择的特定的存储器单元的地址的信号。此外，行地址信号是由地址信号表示的地址中的表示行地址的信号，列地址信号是由地址信号表示的地址中的表示列地址的信号。

控制电路310在信息的写入周期中，根据输入到数据输入输出电路307的输入数据Din，向写入电路305输出指示写入用电压的施加的写入信号。另一方面，在信息的读出周期中，控制电路310向列选择电路304输出指示读出用电压的施加的读出信号。

行选择电路/驱动器303接收从地址输入电路309输出的行地址信号，根据该行地址信号，选择多个字线WL0，WL1，WL2……中的与上述行地址信号对应的任一字线，对该被选择的字线施加使被选择的晶体管导通的足够的规定的电压(例如，若是3V系NMOS晶体管则为+3.0V)。

此外，列选择电路304接收从地址输入电路309输出的列地址信号，根据该列地址信号，选择多个位线BL0，BL1，BL2……中的与上述列地址信号对应的任一位线，对该被选择的位线施加写入用电压或者读出用电压。写入用电压是在被选择的存储器单元的上部电极314和下部电极316之间，存储器单元(电阻变化层)产生电阻变化所需的阈值电压以上的电压(例如，在图8(c)中，低电阻化时为-2.0V，高电阻化时+3.0V)。此外，读出用电压是为了使在读出时所选择的存储器单元不产生电阻变化而比上述阈值小的电压，并且优选能够得到足够的读出电流的电压。这里，多个板线PL0，PL1，PL2……通过VCP电源308保持为规定的一定电位(例如接地电位)，该写入用电压或者读出用电压施加在多个位线BL0，BL1，BL2……与多个板线PL0，PL1，PL2……(精确地说是VCP电源308)之间。或者也可以构成为各板线具有单独的选择电路/驱动器，能够根据存储器单元的选择/非选择提供不同的电位。

写入电路305在接收到从控制电路310输出的写入信号时，对列选择电路304输出指示对被选择的位线施加写入用电压的信号。

此外，读出放大器306在信息读出周期中，检测在成为读出对象的选择位线上流动的电流量，判定为数据“1”或者“0”。其结果得到的输出数据DO通过数据输出电路307向外部电路输出。

另外，在作为1晶体管/1非易失性存储部的结构的第三实施方式时，与第二实施方式的交叉点型的结构相比，存储容量变小。但是，由于不需要像二极管那样的电流抑制元件，因此具有能够容易地纳入CMOS的工序中，并且动作的控制也容易的优点。

此外，与第二实施方式的情况相同，因为本发明的电阻变化层能够在低温下成膜，所以在进行本实施方式所示的配线工序中的层叠化的情况下，也具有不影响在下层工序中形成的晶体管和硅化物等配线材料的优点。

并且，与第二实施方式的情况相同，因为钽及其氧化物的成膜能够容易地纳入现有的半导体制造工艺中，所以能够容易地制造本实施方式的非易失性存储装置。

[非易失性存储元件的测定结果]

测定包括电阻变化层和晶体管的元件的电阻变化特性，讨论了电极层的含铂率的依赖性。图20(a)～图20(e)中，表示使第二电极层的含铂率变化时的单元电流与正规期待值的关系。另外，晶体管为1.8V系，栅宽为0.44μm，施加了1.8V的脉冲。随着构成电极层的材料的含铂率的减少，HR和LR的分布特性提高，动作窗口(window)扩大。特别是在含铂率为92和89atm％时确认了良好的动作窗口。但是，含铂率为86atm％的元件在施加1.8V脉冲的条件下由于电压不足而不能确认电阻变化现象。

此外，也讨论了高电阻状态的单元电流值(IHR)和低电阻状态的单元电流值(ILR)的偏差。

图21(a)～(d)表示使第二电极层的含铂率变化时的脉冲施加次数与IHR以及ILR的关系。图22(a)～(d)表示使第二电极层的含铂率变化时的IHR以及ILR与正规(正常)期待值的关系。该测定中，使用栅宽为0.44μm、3.3V系的晶体管。而且，读出电压是0.4V。IHR和ILR的偏差随着含铂率的减少而得到改善。特别是含铂率为89atm％时，能够得到良好分布的元件。根据以上的结果，为了制作偏差特性优异的非易失性存储元件，优选含铂率大于86atm％且在92atm％以下。

(第四实施方式)

第四实施方式的非易失性半导体装置包括具有程序功能的第一实施方式的非易失性存储元件和执行规定的运算的逻辑电路。

[非易失性半导体装置的结构]

图23是表示本发明的第四实施方式的非易失性半导体装置的结构的框图。

如图23所示，本实施方式的非易失性半导体装置400在半导体基板401上包括：CPU402；与外部电路之间进行数据的输入输出处理的输入输出电路403；执行规定运算的逻辑电路404；处理模拟信号的模拟电路405；用于进行自我诊断的BIST(Built In Self Test，自我测试)电路406；SRAM407；和救济地址存储寄存器408，其与BIST电路406和SRAM407连接，存储特定的地址信息。

图24是表示本发明的第四实施方式的非易失性半导体装置所具备的救济地址存储寄存器的结构的框图。另外，图25是表示相同的救济地址存储寄存器的结构的截面图。

如图24和图25所示，救济地址存储寄存器408包括：相当于第一实施方式的非易失性存储元件的非易失性存储元件409；用于对该非易失性存储元件409写入特定的地址信息的写入电路410；用于读出被写入非易失性存储元件409的地址信息的读出电路411；和锁存电路412。

非易失性存储元件409与向写入电路410侧的切换部和向读出电路411侧的切换部连接，构成为电阻变化层421由上部电极422和下部电极423夹着的结构。这里，该非易失性存储元件409相当于第一实施方式的非易失性存储元件。

另外，图25中424表示插塞层，425表示金属配线层，426表示源极/漏极层。

本实施方式中，表示了两层配线、在第一配线和第二配线之间设置非易失性存储元件的结构，但是例如也可以在令其为三层以上的多层配线的基础上，在任意的配线间配置非易失性存储元件，或者根据需要配置在多个配线间。

[非易失性半导体装置的动作例]

接着，说明如上述构成的本实施方式的非易失性半导体装置的动作例。

以下，说明对救济地址存储寄存器408进行地址信息的写入的情况。BIST电路406在接收到诊断指示信号TST时，执行SRAM407的存储块(block)的检查。

另外，该存储块的检查是在LSI的制造过程中的检查时以及LSI已搭载于实际的系统的情况下的各种诊断执行时等进行。

存储块检查的结果检测出不良比特时，BIST电路406将写入数据指示信号WD向救济地址存储寄存器408输出。接收到该写入数据指示信号WD的救济地址存储寄存器408，将对应的不良比特的地址信息存储于救济地址存储寄存器。

该地址信息的存储是通过根据该地址信息，使对应的寄存器所具备的电阻变化层的电阻状态高电阻化或者低电阻化来进行的。电阻变化层的高电阻化或者低电阻化的实现与第一实施方式的情况一样。

这样，对救济地址存储寄存器408进行地址信息的写入。而且，SRAM407被访问时，与此同时将写入救济地址存储寄存器408的地址信息读出。该地址信息的读出，与第一实施方式的情况一样，是通过检测与电阻变化层的电阻状态相应的输出电流值来进行的。

这样从救济地址存储寄存器408读出的地址信息与访问位置的地址信息一致时，访问设置在SRAM407内的预备的冗长存储器单元，进行信息的读取或者写入。

通过以以上的方式进行自我诊断，不需要在制造工序的检查中使用外部的高价的LSI测试器。此外，还有at Speed测试变为可能的优点。并且，因为不仅在进行检查时，随时间变化的情况下也能够进行不良比特的救济，所以具有能够在长期间内保持高品质的优点。

本实施方式的非易失性半导体装置能够任意对应于在制造工序中只写入一次信息的情况和产品出货后反复进行信息改写的情况。

[非易失性半导体装置的制造方法]

接着，对以上述方式构成的本实施方式的非易失性半导体装置的制造方法进行说明。

图26是表示本发明的第四实施方式的非易失性半导体装置的制造工艺的主要流程的流程图。

首先，在半导体基板上形成晶体管(S101)。接着，形成第一通孔(via)(S102)，在其上形成第一配线(S103)。

然后，在由S103形成的第一配线上形成电阻变化层(S104)。该电阻变化层的形成如第一实施方式中说明的那样进行。

接着，在电阻变化层上形成第二通孔(S105)，进而形成第二配线(S106)。

如以上所示，本实施方式的非易失性半导体装置的制造方法，是在CMOS工艺的制造工序中追加了形成电极和电阻变化层的工序。因此，利用现有的CMOS工艺能够容易地进行制造。此外，追加的工序少，而且电阻变化层的膜厚比较薄，因此能够实现工艺的缩短化。

此外，与第二实施方式的情况相同，由于本发明的电阻变化层能够在低温下成膜，所以即使在如本实施方式所示的配线工序中进行层叠化的情况下，也具有不影响在下层工序中形成的晶体管和硅化物等配线材料的优点。

另外，由于电极部能够形成为1μm见方以下，并且其他电路也能够通过CMOS工艺形成，所以能够容易地实现小型的非易失性开关电路。

如本实施方式所示，能够考虑不使用第一实施方式的具备含有钽氧化物的电阻变化层的非易失性存储元件，而是通过或使用公知的快闪存储器的非易失性存储元件，或使用公知的FeRAM存储器的非易失性存储元件，来实现非易失性半导体装置。但是在该情况下，需要特别的专用工艺工序和材料，有与CMOS工艺的亲和性差的缺点。因此，在成本方面存在问题，而且制造工序明显增加等，可以说缺乏现实性。进而，信息的写入和读出复杂，存在作为程序元件进行处理困难的问题。

此外，作为与CMOS工艺的亲和性高的结构，被称为CMOS非易失性存储器单元，存在通过CMOS工艺将栅极配线浮置化来等效地实现与快闪存储器单元同样的动作的结构。但是，根据该结构，会产生元件部的面积变大而且动作的控制变得复杂等问题。

此外，虽然由硅化物熔断型等的电熔断器元件构成时也可以说与CMOS工艺的亲和性高，但是该情况下不能进行信息的改写，还产生元件部的面积变大等问题。

进而，也能够考虑用公知的激光器修剪配线，这种情况下，仅限定于制造工序，由于被激光器微调器装置的机械精度限制，所以不能微细化，或者产生具有必须配置在最上层的布局制约等的问题。

另外，本实施方式中，使用第一实施方式的非易失性存储元件作为SRAM的救济地址存储寄存器，但是除此之外，也考虑下面的应用例子。即，例如，能够使用第一实施方式的非易失性存储元件作为对于DRAM、ROM或者第二和第三实施方式的非易失性存储装置的不良比特的救济地址存储寄存器。

此外，也能够适用于不良逻辑电路或者预备逻辑电路的转换用非易失性开关。除此以外，也能够用作：模拟电路的电压调整和定时调整用的寄存器；产品完成后的ROM的修正用的寄存器；可重构逻辑和FPGA用的非易失性开关元件；以及非易失性寄存器。

(其他的实施方式)

第四实施方式的非易失性半导体装置是具备第二实施方式的非易失性存储装置的结构，即，能够实现将第二实施方式的交叉点型的非易失性存储装置和第四实施方式的具有CPU等的LSI集成在一个半导体基板上的结构。

这种情况下，也可以将第二实施方式的交叉点型的非易失性存储装置和第四实施方式的具有CPU等的LSI分别形成于不同的半导体基板上，然后封装到一个封装体内的结构。

此外，第四实施方式的非易失性半导体装置是具备第三实施方式的非易失性存储装置的结构，即，也能够实现将第三实施方式的1晶体管/1非易失性存储部构成的非易失性存储装置和第四实施方式的具有CPU等的LSI集成在一个半导体基板上的结构。

这种情况下，也可以是将第三实施方式的1晶体管/1非易失性存储部构成的非易失性存储装置和第四实施方式的具有CPU等的LSI分别形成于不同的半导体基板上，然后封装在一个封装体内的结构。

另外，在上述实施方式中，对钽氧化物作为电阻变化层的情况进行了说明，作为夹在上下电极间的、出现电阻变化的主要的电阻变化层，含有钽氧化物层即可，除此以外例如也可以含有微量的其他元素。在电阻值的微调整等中，也能够有意地加入少量其他元素，这种情况也包含在本发明的范围内。例如，在电阻变化层中添加氮时，电阻变化层的电阻值上升，能够改善电阻变化的反应性。

因此，当权利要求限定为：上述电阻变化层由含有第一钽氧化物的第一钽氧化物层和含有含氧率与上述第一钽氧化物不同的第二钽氧化物的第二钽氧化物层层叠构成，并且当将上述第一钽氧化物表示为TaO_x时满足0＜x＜2.5，当将上述第二钽氧化物表示为TaO_y时满足x＜y≤2.5时，不妨碍第一钽氧化物层和第二钽氧化物层含有钽氧化物以外的杂质(例如，用于调整电阻值的添加物)的情况。

此外，当通过溅射形成电阻膜时，由于残留气体和从真空容器壁放出的气体等而存在意外的微量的元素混入电阻膜中的情况，这样的微量的元素混入电阻膜中的情况，当然也包含在本发明的范围内。

产业上利用的可能性

本发明的非易失性存储元件、非易失性存储装置和非易失性半导体装置能够高速动作，而且具有稳定的改写特性，作为用于数字家电、存储器卡、便携型电话机和个人计算机等各种电子设备的非易失性存储元件等是有用的。

本发明的非易失性存储元件的制造方法能够高速动作，而且具有稳定的改写特性，作为用于数字家电、存储器卡、便携型电话机和个人计算机等各种电子设备的非易失性存储元件的制造方法等是有用的。

附图标记的说明

100  非易失性存储元件

101  基板

102  氧化物层

103  第一电极层

104  电阻变化层

105  第二电极层

107  低氧化层

108  高氧化层

200  非易失性存储装置

201  存储器主体部

202  存储器阵列

203  行选择电路/驱动器

204  列选择电路/驱动器

205  写入电路

206  读出放大器

207  数据输入输出电路

208  地址输入电路

209  控制电路

210  非易失性存储元件

211  上部配线

212  下部配线

213  上部电极

214  电阻变化层

215  内部电极

216  电流抑制元件

217  下部电极

218  欧姆电阻层

219  第二电阻变化层

300  非易失性存储装置

301  存储器主体部

302  存储器阵列

303  行选择电路/驱动器

304  列选择电路

305  写入电路

306  读出放大器

307  数据输入输出电路

308  单元板(cell plate)电源

309  地址输入电路

310  控制电路

313  非易失性存储元件

314  上部电极

315  电阻变化层

316  下部电极

400  非易失性半导体装置

401  半导体基板

402  CPU

403  输入输出电路

404  逻辑电路

405  模拟电路

406  BIST电路

407  SRAM

408  救济地址存储寄存器

409  非易失性存储元件

410  写入电路

411  读出电路

412  锁存电路

BL0，BL1，…  位线

M11，M12，…  存储器单元

T11，T12，…  晶体管

WL0，WL1，…  字线