快闪装置以及提高快闪装置性能的方法

摘要

快闪装置以及提高快闪装置性能的方法。其中，快闪装置包括：控制集成电路，以第一时序产生多个第一存取信号以存取第一与非快闪集成电路，并且以第二时序产生多个第二存取信号以存取第二与非快闪集成电路，其中所述第一时序与所述第二时序不同；所述第一与非快闪集成电路，根据所述第一存取信号存取其内所储存的数据；以及所述第二与非快闪集成电路，根据所述第二存取信号存取其内所储存的数据。本发明所提供的快闪装置可以提高不同与非快闪集成电路的性能。

说明书

技术领域

本发明涉及快闪存储器(flash memory)，尤其涉及快闪装置以及提高快闪装置性能的方法。

背景技术

快闪存储器为非易失性(non-volatile)存储器，其可被电子抹除并重新规划(reprogram)。快闪存储器主要应用于记忆卡与USB快闪装置(Device)中，用于计算机与其它数字产品之间的数据的通常储存与传输。快闪存储器的成本比电子可抹除可程序化只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)的成本低很多，所以快闪存储器已成为主流存储器装置。快闪存储器的应用包括个人数字助理(Personal DigitalAssistant，PDA)与膝上型计算机、数字音频播放器、数字照相机以及移动电话。

快闪装置包括控制集成电路(从这以后称为控制IC)与至少一个快闪集成电路(从这以后称为快闪IC)。快闪IC储存数据，且控制IC发送存取信号至快闪IC以指导快闪IC存取数据。请参考图1 A，图1A为与非(NAND)快闪集成电路(从这以后称为NAND快闪IC)100的方块示意图。NAND快闪IC100包括输入/输出(I/O)控制电路102、I/O电路104、控制核心电路106、页缓冲器108以及快闪核心电路110。I/O控制电路102从控制IC(图未示)接收多个存取信号。在一个实施例中，存取信号包括芯片致能信号CE#、命令锁存(latch)致能信号CLE、地址锁存致能信号ALE、写入致能信号WE#以及读取致能信号RE#。I/O电路104接着根据I/O控制电路102的指令，锁存住由控制IC发送的命令CMD与地址，并指示快闪核心电路110根据已锁存地址存取储存的数据。将从快闪核心电路110输出的数据储存于页缓冲器108中并接着传输至I/O电路104，且I/O电路104经由I/O总线(例如总线I/O[7:0])将数据发送至控制IC。图1B与图1C分别为存取信号CE#、CLE、ALE以及WE#的时序图，I/O总线指示NAND快闪IC 100从控制IC接收命令与地址。图1D为存取信号CE#、CLE、ALE、WE#以及I/O总线的时序图，I/O总线指示NAND快闪IC 100接收写入的数据。图1E为存取信号CE#、CLE、ALE、WE#以及I/O总线的时序图，I/O总线指示快闪IC 100读取写入的数据。

快闪装置的控制IC可控制不止一个NAND快闪IC的数据存取。不同的NAND快闪IC可具有不同的走线(routing)长度与不同的走线负载，因此需要不同的存取时序(access timing)。不同NAND快闪IC的性能因此而降低。所以需要一种快闪装置以克服前述困难。

发明内容

为了提高不同与非快闪集成电路的性能，本发明提供一种快闪装置。

一种快闪装置，包括：控制集成电路，以第一时序产生多个第一存取信号以存取第一与非快闪集成电路，并且以第二时序产生多个第二存取信号以存取第二与非快闪集成电路，其中所述第一时序与所述第二时序不同；所述第一与非快闪集成电路，根据所述第一存取信号存取其内所储存的数据；以及所述第二与非快闪集成电路，根据所述第二存取信号存取其内所储存的数据。

一种提高快闪装置性能的方法，所述快闪装置包括控制集成电路、第一与非快闪集成电路以及第二与非快闪集成电路，所述方法包括：指示所述控制集成电路以第一时序产生多个第一存取信号，以存取所述第一与非快闪集成电路；根据所述第一存取信号指示所述第一与非快闪集成电路以存取其内所储存的数据；指示所述控制集成电路以第二时序产生多个第二存取信号，以存取所述第二与非快闪集成电路；以及根据所述第二存取信号指示所述第二与非快闪集成电路以存取其内所储存的数据；其中所述第一时序与所述第二时序不同。

一种快闪装置，包括：控制集成电路，产生多个第一存取信号以存取第一与非快闪集成电路，并且产生多个第二存取信号以存取第二与非快闪集成电路；所述第一与非快闪集成电路，自动调整所述第一存取信号的第一时序以获得多个第一已调整存取信号，并且根据所述多个第一已调整存取信号存取其内所储存的数据；以及所述第二与非快闪集成电路，自动调整所述第二存取信号的第二时序以获得多个第二已调整存取信号，并且根据所述多个第二已调整存取信号存取其内所储存的数据。

一种快闪装置，包括：控制集成电路，以第一电流电平产生多个第一存取信号以存取第一与非快闪集成电路，并且以第二电流电平产生多个第二存取信号以存取第二与非快闪集成电路，其中所述第一电流电平与所述第二电流电平不同；所述第一与非快闪集成电路，根据所述第一存取信号存取其内所储存的数据；以及所述第二与非快闪集成电路，根据所述第二存取信号存取其内所储存的数据。

本发明所提供的快闪装置可以提高不同与非快闪集成电路的性能。

以下为根据多个图式对本发明的较佳实施例进行详细描述，所属技术领域技术人员阅读后应可明确了解本发明的目的。

附图说明

图1A为NAND快闪IC的方块示意图。

图1B与图1C分别为存取信号CE#、CLE、ALE、WE#以及I/O总线的时序图。

图1D为存取信号CE#、CLE、ALE、WE#以及I/O总线的时序图。

图1E为存取信号CE#、CLE、ALE、WE#以及I/O总线的时序图。

图2为根据本发明一实施例的快闪装置的方块示意图。

图3A为根据本发明另一实施例的快闪装置的方块示意图。

图3B为根据本发明一实施例图3A中的控制IC的方块示意图。

图4A为根据本发明另一实施例的快闪装置的方块示意图。

图4B为根据本发明一实施例图4A中控制IC的方块示意图。

图5A为根据本发明另一实施例的快闪装置的方块示意图。

图5B为根据本发明一实施例的图5A中的控制IC的方块示意图。

图6A为根据本发明一实施例的输出延迟电路的示意图。

图6B为根据本发明另一实施例的输出延迟电路的示意图。

图6C为根据本发明另一实施例的输出延迟电路的示意图。

图7A、图7B以及图7C分别为根据本发明实施例的输入延迟电路的示意图

图8A为根据本发明另一实施例的快闪装置的方块示意图。

图8B为根据本发明一实施例的图8A中控制IC的方块示意图。

图9A为根据本发明另一实施例的快闪装置的方块示意图。

图9B为根据本发明一实施例的图9A中NAND快闪IC或的方块示意图。

图10A为根据本发明另一实施例的快闪装置的方块示意图。

图10B为根据本发明一实施例的图10A中的控制IC的方块示意图。

图11A、图11B以及图11C为根据本发明三个实施例的可调延迟单元的方块示意图。

图12A、图12B、图12D、图12E以及图12G为根据本发明五个实施例的过取样电路的方块示意图。

图13为根据本发明另一实施例的快闪装置的方块示意图。

具体实施方式

为了让本发明的目的、特征、及优点能更明显易懂，下文特举较佳实施例做详细的说明。实施例是为说明本发明之用，并非用以限制本发明。本发明的保护范围以所附权利要求为准。

图2为根据本发明一实施例的快闪装置200的方块示意图。快闪装置200包括控制集成电路(control IC)202、第一NAND快闪集成电路(如NAND快闪IC204)以及第二NAND快闪集成电路(如NAND快闪IC 206)。控制IC 202控制两个NAND快闪IC 204与206。NAND快闪IC 204与206的输入/输出接脚都经由相同的I/O总线耦接于控制IC 202的输入/输出接脚。当控制IC 202存取NAND快闪IC 204与206其中之一时，控制IC 202调整IO总线的存取周期以适应相对的NAND快闪IC 204与206。因此根据不同的存取频率存取NAND快闪IC 204与206。在一个实施例中，可根据更高的存取频率(第一时序，例如50MHz)存取NAND快闪IC 204，且可根据更低的存取频率(第二时序，例如45MHz)存取NAND快闪IC 206。因此，控制IC 202经由I/O总线将具有更短周期的多个存取信号(可称为第一存取信号)发送至NAND快闪IC 204以存取NAND快闪IC 204，并经由I/O总线将具有更长周期的多个存取信号(可称为第二存取信号)发送至NAND快闪IC 206以存取NAND快闪IC 206。

图3A为根据本发明另一实施例的快闪装置300的方块示意图。快闪装置300包括控制IC 302以及两个NAND快闪IC 304与306。当数据写入NAND快闪IC 304与306时，控制IC 302将第一写入致能信号(如写入致能信号WE0#)与第二写入致能信号(如写入致能信号WE1#)分别发送至NAND快闪IC 304与306，以指示NAND快闪IC 304与306写入数据。当从NAND快闪IC 304与306读取数据时，控制IC 302将第一读取致能信号(如读取致能信号RE0#)与第二读取致能信号(如读取致能信号RE1#)分别发送至NAND快闪IC 304与306，以指示NAND快闪IC 304与306读取数据。因为NAND快闪IC 304与306具有不同的存取时序特性，所以控制IC 302以第一写入时序产生相对于NAND快闪IC 304的写入致能信号WE0#并以第二写入时序产生相对于NAND快闪IC306的写入致能信号WE1#，其中，第一写入时序与第二写入时序不同。因此NAND快闪IC 304与306具有不同的写入时序。另外，控制IC 302以第一读取时序产生相对于NAND快闪IC 304的读取致能信号RE0#并以第二读取时序产生相对于NAND快闪IC 306的读取致能信号RE1#，其中，第一读取时序与第二读取时序不同。因此NAND快闪IC 304与306具有不同的读取时序。

图3B为根据本发明一实施例图3A中的控制IC 302的方块示意图。控制IC 302包括数字电路312、芯片致能(Chip Enable，CE)译码器314以及第一、第二、第三、第四可调延迟单元(如可调延迟单元322、可调延迟单元324、可调延迟单元326以及可调延迟单元328，并且在图中可调延迟单元由Adj.Delay标示)。当存取图3A中NAND快闪IC 304时，CE译码器314致能芯片致能信号CE0#，并当存取NAND快闪IC 306时致能芯片致能信号CE1#。当数据写入NAND快闪IC 304时，数字电路312产生第一写入致能源信号(如写入致能源信号WE0_SRC)。可调延迟单元324接着将写入致能源信号WE0_SRC延迟一个第一写入延迟周期(如写入延迟周期WE_DLY_CE0)，以产生写入致能信号WE0#发送至NAND快闪IC 304。当数据写入NAND快闪IC 306时，数字电路312产生第二写入致能源信号(如写入致能源信号WE1_SRC)。可调延迟单元322接着将写入致能源信号WE1_SRC延迟一个第二写入延迟周期(如写入延迟周期WE_DLY_CE1)，以产生写入致能信号WE1#发送至NAND快闪IC 306。因为写入延迟周期WE_DLY_CE0与写入延迟周期WE_DLY_CE1不同，所以根据不同的写入时序写入N AND快闪IC 304与306。

当从NAND快闪IC 304读取数据时，数字电路312产生第一读取致能源信号(如读取致能源信号RE0_SRC)。可调延迟单元328接着将读取致能源信号RE0_SRC延迟一个第一读取延迟周期(如读取延迟周期RE_DLY_CE0)，以产生读取致能信号RE0#发送至NAND快闪IC 304。当从NAND快闪IC 306读取数据时，数字电路312产生读取致能源信号RE1_SRC。可调延迟单元326接着将读取致能源信号RE1_SRC延迟一个第二读取延迟周期(如读取延迟周期RE_DLY_CE1)，以产生第二读取致能信号(如读取致能信号RE1#)发送至NAND快闪IC 306。因为读取延迟周期RE_DLY_CE0与读取延迟周期RE_DLY_CE1不同，所以根据不同的读取时序读取NAND快闪IC 304与306。

图4A为根据本发明另一实施例的快闪装置400的方块示意图。快闪装置400包括控制IC 402以及两个NAND快闪IC 404与406。当将数据写入至NAND快闪IC 404与406时，控制IC 402发送写入致能信号WE#至NAND快闪IC 404与406，以指示NAND快闪IC 404与406写入数据。因为NAND快闪IC 404与406具有不同的存取时序特性，所以控制IC 402根据不同的写入时序产生写入致能信号WE#并将写入致能信号WE#发送至NAND快闪IC 404与NAND快闪IC 406。因此NAND快闪IC 404与406具有不同的写入时序。当从NAND快闪IC 404与406读取数据时，控制IC 402发送读取致能信号RE#至NAND快闪IC 404与406，以指示NAND快闪IC 404与406读取数据。类似的，控制IC 402产生读取致能信号RE#，根据不同的读取时序将RE#发送至NAND快闪IC 404与NAND快闪IC 406。因此NAND快闪IC 404与406具有不同的读取时序。

图4B为根据本发明一实施例图4A中控制IC 402的方块示意图。控制IC 402包括数字电路412、多任务器422与424以及两个可调延迟单元426与428。数字电路412产生芯片选择信号CE_SEL以指示当前存取NAND快闪IC 404还是NAND快闪IC 406。控制IC 402包括CE译码器414，CE译码器414致能芯片致能信号CE0#与芯片致能信号CE1#。当写入数据至NAND快闪IC 404与406其中之一时，数字电路412产生写入致能源信号WE_SRC。接着，第一多任务器(如多任务器422)根据芯片选择信号CE_SEL从相对于NAND快闪IC 404的写入延迟周期WE_DLY_CE0与相对于NAND快闪IC 406的写入延迟周期WE_DLY_CE1中选择写入延迟周期。接着，可调延迟单元426将写入致能源信号WE_SRC延迟写入延迟周期，以产生写入致能信号WE#以发送至NAND快闪IC 404与406其中之一，其中所述写入延迟周期由多任务器422输出。因为写入延迟周期WE_DLY_CE0与写入延迟周期WE_DLY_CE1不同，所以根据不同的写入时序写入NAND快闪IC 404与406。

当从NAND快闪IC 404与406其中之一读取数据时，数字电路412产生读取致能源信号RE_SRC。接着，第二多任务器(如多任务器424)根据芯片选择信号CE_SEL从相对于NAND快闪404的读取延迟周期RE_DLY_CE0与相对于NAND快闪406的读取延迟周期RE_DLY_CE1中选择读取延迟周期。接着，可调延迟单元428将读取致能源信号RE_SRC延迟读取延迟周期，以产生读取致能信号RE#发送至NAND快闪IC 404与406其中之一，其中，所述读取延迟周期由多任务器424输出。因为读取延迟周期RE_DLY_CE0与读取延迟周期RE_DLY_CE1不同，所以根据不同的读取时序读取NAND快闪IC404与406。

图5A为根据本发明另一实施例的快闪装置500的方块示意图。快闪装置500包括控制IC 502以及两个NAND快闪IC 504与506。控制IC 502经由相同的I/O总线将数据输出至NAND快闪IC 504与506，并经由相同的I/O总线从NAND快闪IC 504与506接收数据。因为NAND快闪IC 504与506具有不同的存取时序特性，所以控制IC 502根据不同的数据输出时序将数据输出至NAND快闪IC 504与506，且控制IC 502根据不同的数据输入时序从NAND快闪IC 504与NAND快闪IC 506输入数据，其中，控制IC根据第一数据输出时序将数据输出至第一NAND快闪IC，根据第二数据输出时序将数据输出至第二NAND快闪IC，控制IC根据第一数据输入时序从第一NAND快闪IC读取数据，根据第二数据输入时序从第二NAND快闪IC读取数据，控制IC调整数据的输入时序。

图5B为根据本发明一实施例的图5A中的控制IC 502的方块示意图。控制IC 502包括数字电路512、两个多任务器522与532、两个可变延迟单元524与534以及两个锁存电路(Latch/DFF)526与536。控制IC 502包括CE译码器514，CE译码器514致能芯片致能信号CE0#与芯片致能信号CE1#。数字电路512产生芯片选择信号CE_SEL以指示当前存取NAND快闪IC 504还是NAND快闪IC506。当将数据输出至NAND快闪IC 504与506其中之一时，数字电路512产生输出数据信号OBUS_LAT与多个承载输出数据的输出数据源信号OBUS[7:0]。接着，多任务器532根据芯片选择信号CE_SEL从相对于NAND快闪IC 504的第一输出数据延迟周期(如输出数据延迟周期OBUS_DLY_CE0)与相对于NAND快闪IC 506的第二输出数据延迟周期(如输出延迟周期OBUS_DLY_CE1)中选择输出数据延迟周期。接着，可调延迟单元534将输出数据锁存信号OBUS_LAT延迟输出数据延迟周期，以获得已调整输出数据锁存信号，其中，所述输出数据延迟周期由多任务器532输出，并且第一锁存电路(如锁存电路536)接着根据已调整输出数据锁存信号，锁存住所述输出数据源信号OBUS[7:0]，以获得多个输出数据信号IO_OUT[7:0]并经由I/O总线将多个输出数据信号IO_OUT[7:0]发送至NAND快闪IC 504与506其中之一。因为输出数据延迟周期OBUS_DLY_CE0与输出数据延迟周期OBUS_DLY_CE1不同，所以NAND快闪IC 504与506根据不同的数据输出时序接收数据输出。

当从NAND快闪IC 504与506其中之一接收数据时，数字电路512产生输入数据锁存信号IBUS_LAT。接着，多任务器522根据芯片选择信号CE_SEL从相对于NAND快闪IC 504的第一输入数据延迟周期(如输入数据延迟周期IBUS_DLY_CE0)与相对于NAND快闪IC 506的第二输入数据延迟周期(如输入延迟周期IBUS_DLY_CE1)中选择输入数据延迟周期。接着，可调延迟单元524将输入数据锁存信号IBUS_LAT延迟输入数据延迟周期，以获得已调整输入数据锁存信号，其中，所述输入数据延迟周期由多任务器522输出。当NAND快闪IC 504与506其中之一将多个承载输入数据的输入数据信号IO_IN[7:0]经由I/O总线发送至控制IC502时，第二锁存电路(如锁存电路526)根据已调整输入数据锁存信号，锁存住所述输入数据信号IO_IN[7:0]，以获得多个输入数据源信号IBUS[7:0]并将多个输入数据源信号IBUS[7:0]发送至数字电路512。因为输入数据延迟周期IBUS_DLY_CE0与输入数据延迟周期IBUS_DLY_CE1不同，所以控制IC 502可接收由NAND快闪IC 504与506以不同数据输入时序产生的数据。

图6A为根据本发明一实施例的输出延迟电路600的示意图，输出延迟电路600将由图5B中数字电路512产生的多个输出数据源信号OBUS[7:0]延迟输出数据延迟周期，以获得输出数据信号IO_OUT[7:0]并将输出数据信号IO_OUT[7:0]发送至NAND快闪IC 504与506其中之一。图6A中所示多任务器602、可调延迟单元604以及锁存电路606分别相对于图5B中所示多任务器532、可调延迟单元534以及锁存电路536。然而，输出延迟电路600并不能将不同输出数据源信号OBUS[7:0]延迟不同的输出数据延迟周期。

图6B为根据本发明另一实施例的输出延迟电路610的示意图，输出延迟电路610将由图5B中的数字电路512产生的不同输出数据源信号OBUS[0]～OBUS[7]延迟不同的输出数据延迟周期，以获得输出数据信号IO_OUT[0]～IO_OUT[7]并将输出数据信号IO_OUT[0]～IO_OUT[7]发送至NAND快闪IC 504与506其中之一。举例来说，相对于输出数据源信号OBUS[0]的多任务器612a根据由数字电路512产生的芯片选择信号CE_SEL从相对于NAND快闪IC 504的值OBUS_DLY_B0_CE0与相对于NAND快闪IC 506的值OBUS_DLY_B1_CE1中选择输出数据延迟周期。接着，可调延迟单元614a将输出数据源信号OBUS[0]延迟输出数据延迟周期，以获得输出数据信号IO_OUT[0]并将输出数据信号IO_OUT[0]发送至NAND快闪IC 504或506，其中，输出数据延迟周期由多任务器612a输出。因为相对于不同输出数据源信号OBUS[0]～OBUS[7]的输出数据延迟周期可独立指配，所以图6B中所示输出延迟电路610可补偿输出数据源信号OBUS[0]～OBUS[7]的总线偏移(skew)。输出延迟电路610包括多任务器612a-612h以及可调延迟单元614a-614h。

图6C为根据本发明另一实施例的输出延迟电路650的示意图，输出延迟电路650将由图5B中数字电路512产生的多个输出数据源信号OBUS[7:0]延迟不同的输出数据延迟，以获得输出数据信号IO_OUT[0]～IO_OUT[7]并将输出数据信号IO_OUT[0]～IO_OUT[7]发送至NAND快闪IC 504与506其中之一。输出延迟电路650为输出延迟电路600与610的结合。图中左侧部分电路包括多任务器632、可调延迟单元634以及锁存电路636，左侧部分电路与输出延迟电路600类似，将输出数据源信号OBUS[7:0]延迟一共同(common)延迟周期以获得信号OBUS_OUT[0]～OBUS_OUT[7]，图中右侧部分电路包括多个第一多任务器(如多任务器622a～622h)以及多个第一可调延迟单元(如可调延迟单元624a～624h)，可调延迟单元624a～624h与输出延迟电路610类似，右侧部分电路将延迟信号OBUS_OUT[0]～OBUS_OUT[7]延迟不同的延迟周期，以获得输出数据信号IO_OUT[0]～IO_OUT[7]。

图7A、图7B以及图7C分别为根据本发明实施例的输入延迟电路700、710以及750的示意图，延迟电路700、710以及750将由NAND快闪IC 504或506产生的多个输入数据信号IO_IN[7:0]延迟输入数据延迟周期，以获得输入数据源信号IBUS[7:0]，且输入数据源信号IBUS[7:0]由图5B中数字电路512接收。多任务器712a～712h称为多个第二多任务器，可调延迟单元714a～714h称为多个第二可调延迟单元。输入延迟电路700、710以及750的实施例分别相对于图6A、图6B以及图6C中的输出延迟电路600、610以及650。输入延迟电路700包括多任务器702、可调延迟单元704以及锁存电路706。延迟电路710包括多任务器712a～712h以及可调延迟单元714a～714h。图7C中包括多任务器732、可调延迟单元734以及锁存电路736。延迟电路750包括可调延迟单元724a～724h以及多任务器722a～722h。

图8A为根据本发明另一实施例的快闪装置800的方块示意图。快闪装置800包括控制IC 802以及两个NAND快闪IC 804与806。控制IC 802根据不同写入时序发送写入致能信号WE#至NAND快闪IC 804与806，并根据不同读取时序发送读取致能信号RE#至NAND快闪IC 804与806。另外，IO总线以不同数据输入/输出时序在控制IC 802与NAND快闪IC 804与806其中之一之间传输数据，且根据不同数据输入/输出时序存取NAND快闪IC 804与806其中之一。

图8B为根据本发明一实施例的图8A中控制IC 802的方块示意图。实际上，图8B中的控制IC 802是将图4B中的控制IC 402与图5B中的控制IC 502结合。控制IC 802包括CE译码器814，CE译码器814致能芯片致能信号CE0#与芯片致能信号CE1#。多任务器822与824以及可调延迟单元826与828分别相对于图4B中的多任务器422与424以及可调延迟单元426与428。多任务器832与842、可调延迟单元834与844以及锁存电路836与846分别相对于图5B中的多任务器522与532、可调延迟单元524与534以及锁存电路526与536。控制IC 802包括数字电路812。

图9A为根据本发明另一实施例的快闪装置900的方块示意图。快闪装置900包括控制IC 902以及两个NAND快闪IC 904与906。当控制IC 902发送写入致能信号WE#或读取致能信号RE#至NAND快闪IC 904或906时，NAND快闪IC 904与906自动调整写入致能信号WE#或读取致能信号RE#的时序，以获得已调整写入致能信号或已调整读取致能信号，并且接着根据已调整写入致能信号或已调整读取致能信号存取储存的数据。另外，当NAND快闪IC 904与906从控制IC 902接收输入数据信号或发送输出数据信号至控制IC 902时，NAND快闪IC 904与906自动调整输入数据信号或输出数据信号的时序。

图9B为根据本发明一实施例的图9A中NAND快闪IC 904或906的方块示意图。NAND快闪IC 904包括快闪核心电路914。可调延迟单元922与924分别将写入致能信号WE#与读取致能信号RE#延迟写入延迟周期WE_DLY与读取延迟周期RE_DLY，以获得已调整写入致能信号与已调整读取致能信号并将已调整写入致能信号与已调整读取致能信号发送至I/O控制电路912。可调延迟单元932与942分别将由I/O控制电路912产生的延迟输入锁存信号与输出所处信号延迟输入数据延迟周期IBUS_DLY与输出数据延迟周期OBUS_DLY，以获得已调整输入锁存信号与已调整输出锁存信号，并且锁存电路934与944接着根据已调整输入锁存信号与已调整输出锁存信号，分别锁存住所述输入数据与输出数据。

图10A为根据本发明另一实施例的快闪装置1000的方块示意图。快闪装置1000包括控制IC1002以及两个NAND快闪IC 1004与1006。当控制IC 1002发送写入致能信号WE#或读取致能信号RE#至NAND快闪IC 1004或1006时，控制IC 1002根据当前存取的NAND快闪IC 1004或NAND快闪IC 1006自动调整写入致能信号WE#或读取致能信号RE#的电流电平。另外，当控制IC 1002传输输出数据信号至NAND快闪IC 1004与1006或从NAND快闪IC1004与1006接收输入数据信号时，控制IC 1002根据当前存取的NAND快闪IC 1004或NAND快闪IC 1006自动调整输入数据信号或输出数据信号的电流电平。

图10B为根据本发明一实施例的图10A中的控制IC 1002的方块示意图。控制IC 1002包括数字电路1012与CE译码器1014，CE译码器1014致能芯片致能信号CE0#与芯片致能信号CE1#。多任务器1022与1026根据芯片选择信号CE_SEL分别决定写入致能信号WE#与读取致能信号RE#的驱动电流电平，并且总线电流驱动器(8mA/16mA PAD)1024与总线电流驱动器(8mA/16mA PAD)1028根据由多任务器1002与1026决定的驱动电流电平分别产生写入致能信号WE#与读取致能信号RE#。类似的，多任务器1032根据芯片选择信号CE_SEL决定I/O总线I/O[7:0]驱动电流电平用于传输输出数据或接收输入数据，并且总线电流驱动器1034根据由多任务器1032决定的驱动电流电平分别驱动I/O总线I/O[7:0]。

图11A、图11B以及图11C为根据本发明三个实施例的可调延迟单元1100、1120以及1140的方块示意图。图11A中可调延迟单元1100由三级延迟元件(cell)组成。可调延迟单元1100包括选择单元1111、1112以及1113，以及延迟元件1101～1104、1105～1106、以及1107。延迟元件1101～1104、1105～1106、以及1107分别将输入信号延迟四个时钟周期(clock cycles)、两个时钟周期以及一个时钟周期。选择信号SEL[0]～SEL[2]决定输入信号IN是否能够通过延迟元件1101～1104、1105～1106、以及1107。因此输出信号OUT具有由选择信号SEL[0]～SEL[2]决定的不同延迟周期。图11B中可调延迟单元1120由三级D型正反器(D-type Flip-Flop，DFF)组成。可调延迟单元1120包括选择单元1131、1132以及1133，以及DFF1121、DFF 1122、DFF 1123以及DFF 1124。DFF 1121、DFF 1122、DFF 1123以及DFF 1124根据参考时钟信号DLY_REF_CK锁存输入信号，其中，参考时钟信号DLY_REF_CK的频率高于NAND快闪IC的操作时钟信号的频率。选择信号SEL[0]～SEL[2]决定输入信号IN是否能够通过DFF 1121、DFF 1122、DFF 1123以及DFF 1124。因此，输出信号OUT具有由选择信号SEL[0]～SEL[2]决定的不同延迟周期。图11C中的可调延迟单元1140包括多任务器1142与DFF1144。第11D图中的四个参考时钟REF_PH0_CK～REF_PH3_CK具有不同的相位。多任务器1142从四个参考时钟REF_PH0_CK～REF_PH3_CK中选择一个参考时钟，DFF 1144根据由多任务区1142选择的参考时钟锁存输入信号IN，以获得输出信号OUT。

图3B、图4B、图5B以及图8B中的控制IC根据存取的NAND快闪IC将写入致能信号、读取输入信号或输入/输出数据信号延迟不同的延迟周期。存取NAND快闪IC的信号的延迟周期值可由在线校准处理(on-line calibration process)或离线校准处理(off-linecalibration process)决定。为了决定相对于目标NAND快闪IC的写入延迟周期，首先以不同测试写入延迟周期将测试数据写入至目标NAND快闪IC的页缓冲器。接着从目标NAND快闪IC的页缓冲器读回(read back)测试数据，以决定测试写入延迟周期中之何者可使目标NAND快闪IC具有最好的性能。为了决定相对于目标NAND快闪IC的读取延迟周期，首先将测试数据写入至目标NAND快闪IC的页缓冲器，接着从具有不同测试读取延迟周期的目标NAND快闪IC的页缓冲器读回测试数据，以决定测试读取延迟周期中之何者可使目标NAND快闪IC具有最好的性能。

在一个实施例中，当从目标NAND快闪IC读取数据时，根据过取样(over-sampling)时钟信号取样目标NAND快闪IC的I/O接脚上的电压，并从过取样结果检测其转变位置作为决定适合于目标NAND快闪IC的延迟周期的参考，其中，过取样时钟信号的频率高于目标NAND快闪IC的操作时钟信号。图12A、图12B、图12D、图12E以及图12G为根据本发明五个实施例的过取样电路1200、1210、1220、1240以及1250的方块示意图，过取样电路1200、1210、1220、1240以及1250过取样NAND快闪IC的IO接脚。图12A中过取样电路1200包括四个DFF 1202～1208，DFF 1202～1208根据过取样时钟信号取样输入信号以获得过取样结果。图12B中过取样电路包括四个DFF 1212～1218，DFF 1212～1218根据过取样时钟信号REF_PH0_CK～REF_PH3_CK取样输入信号以获得过取样结果，其中，过取样时钟信号REF_PH0_CK～REF_PH3_CK具有图12C中所示的不同相位。

图12D中过取样电路1220包括延迟元件1222～1228以及DFF1232～1238，其中延迟元件1222～1228连续延迟输入信号IO_IN以获得由不同周期延迟的信号，并且DFF 1232～1238根据过取样时钟信号ref-clk取样已延迟信号，以获得过取样结果。图12E中过取样电路1240包括边缘检测器(edge detector)1241以及四个DFF1242～1248，其中，边缘检测器1241从输入信号IO_IN检测转变边缘以获得边缘信号，DFF 1242～1248根据过取样时钟信号REF_PH0_CK～REF_PH3_CK分别取样边缘信号以获得过取样结果，其中过取样时钟信号REF_PH0_CK～REF_PH3_CK具有第12F图中所示的不同相位。另外，图12G显示两种获得适当的I/O总线存取时序的方法。第一种方法为图12G左侧所示的延迟锁相环(Delay Locked Loop，DLL)，DLL包括延迟线1252、相位检测器1254以及环路滤波器1256，并且DLL根据参考时钟信号REF_CK的相位锁相由延迟线1252延迟的输入信号IO_IN。第二种方法为图12G右侧所示DLL，DLL包括延迟线1262、相位检测器1264以及环路滤波器1266，并且DLL根据输入信号IO_IN的相位锁相由延迟线1262延迟的参考时钟信号REF_CK。

图13为根据本发明另一实施例的快闪装置1300的方块示意图。快闪装置1300包括控制IC 1302以及两个快闪IC 1304与1306。控制IC 1302包括数字电路1312与DLL电路1314。快闪IC 1304包括快闪核心电路1322。快闪IC 1306包括快闪核心电路1332。两个快闪IC 1304与1306都包括DLL，分别为1324与1334，用于自动调整输入信号的延迟周期。每当控制IC 1302改变存取的NAND快闪IC，DLL 1314则自动重新锁相延迟周期以再次调整输入信号。所以控制IC 1302以及NAND快闪IC 1304与1306适合存取时序特性的时序接收输入信号，以此提高性能。

上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的范畴。所属技术领域技术人员可依据本发明的精神轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利范围应以权利要求为准。