多输入编码加法器、数字滤波器、信号处理装置、合成装置、合成程序及合成程序记录介质

摘要

本发明提供一种多输入编码加法器、数字滤波器、信号处理装置、合成装置、合成程序、以及合成程序记录介质。以往的乘数固定的多输入乘法加法器具有当输入数变多时部分积生成电路增加且加法块的级数也增加的课题。为了解决以往技术中的课题，构成为具备：多输入编码器(11)，由各自达成与乘法中的部分积生成相当的功能的多个编码器部(11a)构成，具有作为各编码器部的多位输出的多个输出；以及多输入加法器(12)，对上述多输入编码器(11)的多个输出进行相加。

说明书

技术领域

本发明涉及一种多输入编码加法器，特别涉及可以以更小的电路结构来进行与对多个输入分别乘以固定乘数并将该乘法后的多个乘法输出相加的多输入乘法加法器等同的运算的多输入编码加法器。

背景技术

对输入信号乘以常数并求出这些多个输出的总和的电路在各种信号处理和数字滤波器等中被使用，存在很多应用例子。

上述那样的电路由常数乘法器、多输入加法器等构成，并要求小型化、高速化。

目前为止，针对常数乘法器、多输入加法器的结构，已申请了各种专利(例如，参照专利文献1、专利文献2、专利文献3)。

图9是示出以往例子的多输入乘法加法器的结构的图。在图9中，20a、20b、20c、...、20n是部分积生成电路，92是多输入加法电路，93a、93b、93c、...、93n是构成多输入加法电路92的2输入加法器块。图9所示的多输入乘法加法器是对输入信号分别乘以固定乘数并将该乘法后的多个乘法输出相加的电路。

在对输入信号乘以固定乘数时，通常使用“与”运算来求出各个部分积。部分积生成电路20a、20b、20c、20n生成各个输入信号和固定乘数的每一位的部分积。构成多输入加法电路92的2输入加法器块93a、93b、93c、93n分别设置多个2输入1输出的加法器来构成，通过将这些多级使用，求出部分积生成电路20a、20b、20c、20n的输出的总和。最终级的2输入加法器块2n中的2输入1输出的加法器的数量是1个。

另外，图10示出输入数为4个时的多输入乘法加法器的例子。图10所示的电路是通常的FIR滤波器，在图10中，21a、21b、21c、21d是乘法电路，5a、5b、5c是加法电路。

乘法电路21a、21b、21c、21d对4个输入分别乘以系数1、系数2、系数3、系数4后输出。加法电路5a、5b、5c使用2输入1输出的加法器来求出乘法电路21a、21b、21c、21d的输出的总和。

专利文献1：日本特许第3558436号公报

专利文献2：日本特开平5-233226号公报

专利文献3：日本特开平10-124298号公报

对于以往的乘数固定的多输入编码加法器，存在当输入数变多时，部分积生成电路增加、且加法块的级数也增加的课题。此处，对于1个部分积生成电路，例如在输入是j位、系数是k位时，需要j×k个AND电路，随着输入增加，电路规模变得非常大。

发明内容

本发明是为了解决上述以往技术中的课题而完成的，其目的在于提供一种在该电路结构中可以削减电路规模的多输入编码加法器、及其合成装置、合成程序、合成程序记录介质。

为了解决上述课题，本申请的第1方面的多输入编码加法器是对多个输入分别乘以固定的乘数，并将所有的各乘法输出相加后输出的运算器，其特征在于，具备：多输入编码器，由各自达成与乘法中的部分积生成相当的功能的多个编码器部构成，该多个输入分别是该各编码器部的输入，具有各自作为该各编码器部的多位输出的多个输出；以及多输入加法电路，对各自为上述各编码器部的多位输出的上述多输入编码器的多个输出进行相加。

由此，不使用部分积生成电路，而使用小型的多输入编码器和多输入加法器，从而可以削减电路规模，且能够实现可以以小型的电路结构来进行与以往的多输入乘法加法器等同的运算的运算器。

另外，本申请的第2方面的多输入编码加法器在第1方面记载的多输入编码加法器中，其特征在于，上述多输入加法电路将各自为上述多输入编码器的各编码器部的多位输出的、该多输入编码器的多个输出作为其多个输入，对这些进行相加。

由此，不使用部分积生成电路，而使用小型的多输入编码器和多输入加法器，从而可以削减电路规模，取得小型的多输入编码加法器。

另外，本申请的第3方面的多输入编码加法器在第1方面记载的多输入编码加法器中，其特征在于，构成上述多输入编码器的各编码器部包括多个编码器单元，该多个编码器单元分别生成与将上述固定的乘数的位模式按照多个位分割而取得的多个系数模式的各个对应的部分积，上述多个编码器单元的至少1个包括：反相器，反转输入信号的各位；加法电路，对上述反相器的输出加上常数；选择电路，根据上述系数模式选择输出上述输入信号和上述加法电路的输出信号的某个；以及移位电路，进行上述选择电路的输出信号的位的移位。

由此，可以削减构成上述多输入编码器的各编码器部的电路规模，取得小型的多输入编码加法器。

另外，本申请的第4方面的多输入编码加法器在第1方面记载的多输入编码加法器中，其特征在于，构成上述多输入编码器的各编码器部包括多个编码器单元，该多个编码器单元分别生成与将上述固定的乘数的位模式按照多个位分割而取得的多个系数模式的各个对应的部分积，上述多个编码器单元的至少1个包括：反相器，反转输入信号的各位；加法电路，对上述反相器的输出加上常数；以及移位电路，进行上述加法电路的输出信号的位的移位。

由此，可以削减构成上述多输入编码器的各编码器部的电路规模，取得小型的多输入编码加法器。

另外，本申请的第5方面的多输入编码加法器在第1方面记载的多输入编码加法器中，其特征在于，构成上述多输入编码器的各编码器部包括多个编码器单元，该多个编码器单元分别生成与将上述固定的乘数的位模式按照多个位分割而取得的多个系数模式的各个对应的部分积，上述多个编码器单元的至少1个包括移位电路，该移位电路进行输入信号的位的移位。

由此，可以削减构成上述多输入编码器的各编码器部的电路规模，取得小型的多输入编码加法器。

另外，本申请的第6方面的多输入编码加法器在第1方面记载的多输入编码加法器中，其特征在于，构成上述多输入编码器的各编码器部使用布斯算法。

由此，可以削减编码器部的电路规模，取得小型的多输入编码加法器。

另外，本申请的第7方面的多输入编码加法器在第2方面记载的多输入编码加法器中，其特征在于，上述多输入加法器是华莱士树加法器。

由此，可以削减多输入加法器的电路规模，取得小型的多输入编码加法器。

本申请的第8方面的多输入编码加法器是对多个输入分别乘以固定的乘数，并将所有的各乘法输出相加的运算器，其特征在于，具备：多输入编码器，由各自达成与乘法中的部分积生成相当的功能的多个编码器部构成，该多个输入分别是该各编码器部的输入，具有各自为该各编码器部的多位输出的多个输出；以及多输入加法电路，对各自为上述各编码器部的多位输出的上述多输入编码器的多个输出和常数进行相加。

由此，不使用部分积生成电路，而使用小型的多输入编码器和多输入加法器，从而可以削减电路规模，能够实现可以以小型的电路结构来进行与以往的多输入乘法加法器等同的运算的运算器。

另外，本申请的第9方面的多输入编码加法器在第8方面记载的多输入编码加法器中，其特征在于，构成上述多输入编码器的各编码器部包括多个编码器单元，该多个编码器单元分别生成与将上述固定的乘数的位模式按照多个位分割而取得的多个系数模式的各个对应的部分积，上述多个编码器单元的至少1个包括：反相器，反转输入信号的各位；加法电路，对上述反相器的输出加上常数；选择电路，根据上述系数模式选择输出上述输入信号和上述加法电路的输出信号的某个；以及移位电路，进行上述选择电路的输出信号的位的移位。

由此，可以削减构成上述多输入编码器的各编码器部的电路规模，取得小型的多输入编码加法器。

本申请的第10方面的多输入编码加法器是对多个输入分别乘以固定的乘数，并将所有的各乘法输出相加后输出的运算器，其特征在于，具备：多输入编码器，由各自达成与乘法中的部分积生成相当的功能的多个编码器部构成，该多个输入分别是该各编码器部的输入，具有各自为该各编码器部的多位输出的多个输出；以及位数位置调整电路，将构成上述多输入编码器的各编码器部的多位输出作为输入，进行该各输入的位数位置的调整。

由此，不使用部分积生成电路，而使用小型的多输入编码器和多输入加法器，从而可以削减电路规模，且能够实现可以以小型的电路结构来进行与以往的多输入乘法加法器等同的运算的运算器。

另外，本申请的第11方面的多输入编码加法器在第10方面记载的多输入编码加法器中，其特征在于，构成上述多输入编码器的各编码器部包括多个编码器单元，该多个编码器单元分别生成与将上述固定的乘数的位模式按照多个位分割而取得的多个系数模式的各个对应的部分积，上述多个编码器单元的至少1个包括：反相器，反转输入信号的各位；加法电路，对上述反相器的输出加上常数；选择电路，根据上述系数模式选择输出上述输入信号和上述加法电路的输出信号的某个；以及移位电路，进行上述选择电路的输出信号的位的移位。

由此，可以削减构成上述多输入编码器的各编码器部的电路规模，取得小型的多输入编码加法器。

另外，本申请的第12方面的数字滤波器具备对多个输入乘以固定的乘数并将所有的乘法输出相加的单元，其特征在于，由第1方面记载的多输入编码加法器构成对上述多个输入乘以固定的乘数并将所有的乘法输出相加的单元。

由此，不使用部分积生成电路，而可以使用小型的多输入编码器和多输入加法器来构成，可以削减电路规模，取得小型的电路结构的数字滤波器。

另外，本申请的第13方面的信号处理装置的特征在于，具备第1方面记载的多输入编码加法器，进行包含对多个输入乘以固定的乘数并将所有的乘法输出相加的处理的信号处理。

由此，不使用部分积生成电路，而可以使用小型的多输入编码器和多输入加法器来构成，可以削减电路规模，取得小型的电路结构的信号处理装置。

本申请的第14方面的多输入编码加法器的合成装置由通过程序的执行来合成多输入编码加法器的计算机构成，其中该多输入编码加法器是对多个输入分别乘以固定的乘数，并将所有的各乘法输出相加后输出的运算器，该多输入编码加法器具备：多输入编码器，由各自达成与乘法中的部分积生成相当的功能的多个编码器部构成，该多个输入分别是该各编码器部的输入，具有各自为该各编码器部的多位输出的多个输出；以及多输入加法电路，对各自为上述各编码器部的多位输出的上述多输入编码器的多个输出进行相加。

由此，能够实现不使用部分积生成电路而使用小型的多输入编码器和多输入加法器的、可以自动合成小型的多输入编码加法器的合成装置。

另外，本申请的第15方面的多输入编码加法器的合成装置在第14方面记载的多输入编码加法器的合成装置中，其特征在于，构成上述多输入编码器的各编码器部包括多个编码器单元，该多个编码器单元分别生成与将上述固定的乘数的位模式按照多个位分割而取得的多个系数模式的各个对应的部分积，上述多个编码器单元的至少1个包括：反相器，反转输入信号的各位；加法电路，对上述反相器的输出加上常数；选择电路，根据上述系数模式选择输出上述输入信号和上述加法电路的输出信号的某个；以及移位电路，进行上述选择电路的输出信号的位的移位。

由此，能够实现可以削减构成上述合成的多输入编码加法器的上述多输入编码器的各编码器部的电路规模，且可以自动合成小型的多输入编码加法器的合成装置。

另外，本申请的第16方面的多输入编码加法器的合成程序的特征在于，通过由计算机执行，该计算机合成第1方面记载的多输入编码加法器。。

由此，能够实现不使用部分积生成电路而使用小型的多输入编码器和多输入加法器的、可以自动合成小型的多输入编码加法器的合成程序。

另外，本申请的第17方面的多输入编码加法器的合成程序记录介质的特征在于，记录有第16方面记载的多输入编码加法器的合成程序。。

由此，取得了不使用部分积生成电路而使用小型的多输入编码器和多输入加法器的、可以自动合成小型的多输入编码加法器的合成程序记录介质。

根据本发明的多输入编码加法器，在构成电路时，不使用部分积电路而使用小型的多输入编码器和多输入加法器，所以具有能够实现可以以小型的电路结构来进行与以往的多输入乘法加法器等同的运算的运算器的效果。

另外，根据本发明的多输入编码加法器的合成装置、合成程序、合成程序记录介质，在合成多输入编码加法器时，不使用部分积电路而使用小型的多输入编码器和多输入加法器，所以具有能够取得可以合成小型的多输入编码加法器的合成装置、合成程序、合成程序记录介质的效果。

附图说明

图1是示出本发明的实施方式1的多输入编码加法器10的结构的框图。

图2是示出实施方式1的多输入编码器11内部的编码器部11a的结构的框图。

图3是示出实施方式1的多输入编码器11内部的编码器部11a内的编码器单元11b的结构例子的框图。

图4是示出实施方式1的多输入编码器11内部的编码器部11a内的编码器单元的其他结构例子11b-2、11b-3的框图。

图5是示出本发明的实施方式2的多输入编码加法器50的结构的框图。

图6是示出实施方式2的多输入编码器51内部的编码器部51a内的编码器单元51b的结构例子的框图。

图7是示出本发明的实施方式3的多输入编码加法器70的结构的框图。

图8是示出实施方式3的多输入编码器71内部的编码器部71a内的编码器单元71b的结构例子的框图。

图9是示出以往的多输入乘法加法器的结构的框图。

图10是示出以往的多输入乘法加法器的例子的图。

图11是用于说明使用了2次的布斯算法的运算的图。

图12是示出在2次的布斯算法中对应于位图案而生成的部分积的图。

图13是示出实施方式2的多输入编码器51内部的编码器部51a的结构的框图。

图14是示出实施方式3的多输入编码器71内部的编码器部71a的结构的框图。

标号说明：

11、51、71：多输入编码器

11a、51a、71a：编码器部

11b、51b、71b：编码器单元

12、52、72：多输入加法电路

2a、2b、2c、2n：2输入加法器块

3：反相器

4、54：常数

5、5a、5b、5c：加法电路

6：选择电路

7：系数模式

8、8a、8b：移位电路

9：位数(桁)位置调整电路

10a、10b、10c、10d：部分积生成电路

11a、11b、11c、11d：乘法电路

具体实施方式

以下，一边参照附图，一边对本发明的实施方式进行说明。

(实施方式1)

针对本发明的实施方式1的多输入编码加法器，使用图1、图2、图3、图4、图11、图12来进行说明。

图1是本发明的实施方式1的多输入编码加法器的框图。在图1中，11是多输入编码器，12是多输入加法电路。

多输入编码器11利用各编码器部11a来对多个输入1a、1b、1c、...、1n中的各个进行编码，分别输出多个编码信号2a、2b、2c、...、2n。

多输入加法电路12将由多输入编码器11的各编码器部11a的输出构成的多个输出2a、2b、2c、...、2n作为输入，求出这些的总和。多输入加法电路12与图9所示的以往的多输入乘法加法器的多输入加法电路92同样地，可以使用具备多级2输入加法器块的结构。另外，多输入加法器电路12通过使用多输入的华莱士树(Wallace Tree)加法电路等，可以实现加法电路的小型化。

图2是示出上述多输入编码器11内的各编码器部11a的结构的框图。在图2中，编码器部11a进一步由多个编码器单元11b构成，各编码器单元11b分别对输入信号，按照每1位或每几位进行编码，输出由多位构成的编码信号2a。

图3是示出构成上述多输入编码器11的各编码器部11a内的编码器单元11b的结构例子的框图。在图3中，3是反相器，4是常数，5是加法电路，6是选择电路，7是系数模式，8是移位电路。

反相器3生成输入信号的每一位的反转信号，利用加法电路5对反相器3的输出加上常数4。此处，常数4的值是“1”，使用反相器3、常数4、加法电路5来求出输入的2的补码(代码反转)。

接下来，根据由作为乘数的固定乘数所区分的系数模式7，由选择电路6选择输入信号1a或加法电路5的输出信号5a中的某个，输出对其乘以1或0后的信号。另外，移位电路8根据系数模式7，改变选择电路6的输出信号6a的移位量并输出。

在图3的例子中示出的编码器单元11b中，使用了2次的布斯算法。

通常，布斯算法根据将乘数按照每n位分割出的位模式，将输入的(0、+k倍、-k倍)的信号进行输出。此处，k是大于等于1小于等于n-1的整数。在2次的布斯算法中，针对乘数2位生成部分积。但是，由于1位重叠(overlap)，所以对应于乘数Y连续的3位的位模式，如图12所示，针对输入X生成0、±X、±2X的部分积。此时，乘数的最下面的位数进一步视为在其下存在“0”而分割3位。对于负数的生成，由于被乘数X是2的补码表现，所以使X的各位反转并向最低位位加1即可。另外，2X的生成是利用1位的移动来实现的。

图11是用于说明例如作为被乘数的输入X是4位(x₃x₂x₁x₀)、且固定乘数Y是4位(y₃y₂y₁y₀)时的使用了2次的布斯算法的运算的图。向固定乘数Y的最低位位之下附加“0”，按每3位每3位地进行分割，对各位模式进行标记为r₀以及r₁，求出部分积r₀(x₃x₂x₁x₀)和r₁(x₃x₂x₁x₀)，对这些进行相加来计算出输入X和固定乘数Y的乘法值。

具体而言，对固定乘数Y是(1010)这4位时的编码器部11a的结构和动作进行说明。在固定乘数Y是(1010)的情况下，当向该固定乘数Y的最低位位之下附加“0”并按照每3位每3位地进行分割时，从低位侧成为(100)、(101)的系数模式。因此，编码器部11a由系数模式7是(100)的低位侧的编码器单元11b以及系数模式7是“101”的高位侧的编码器单元11b这2个编码器单元11b构成。在系数模式7是(100)的低位侧的编码器单元11b中，从图12，为了针对输入X生成-2X的部分积，选择电路6选择加法电路5的输出信号5a并对其乘以1后输出，移位电路8使选择电路6的输出信号6a移位1位后进行输出。另一方面，在系数模式7是“101”的高位侧的编码器单元11b中，从图12，为了针对输入X生成-X的部分积，选择电路6选择加法电路5的输出信号5a并对其乘以1后输出，移位电路8不使选择电路6的输出信号6a移位而直接进行输出。

这样，在乘数固定的乘法中，通过使用采用了布斯算法的编码器单元11b，从而可不使用采用了”与”运算的部分积生成电路，而可以以小型的电路来构成图1所示的多输入编码加法器10。

图4(a)、(b)是示出构成上述多输入编码器11的各编码器部11a内的编码器单元11b的其他结构例子11b-2、11b-3的框图。

在图4(a)所示的编码器单元11b-2中，3是反相器，4是常数，5是加法电路，8a是移位电路。

在图4(b)所示的编码器单元11b-3中，8b是移位电路。

图4(a)所示的编码器单元11b-2、图4(b)所示的编码器单元11b-3中的反相器3等各电路的动作与图3所示的编码器单元11b中的各电路的动作相同。

在使用了2次的布斯算法的情况下，如图12所示，利用乘数的系数模式，来决定针对输入X生成0、±X、±2X中的哪个部分积，所以图3所示的编码器单元11b可以根据乘数的位模式利用图4(a)所示的编码器单元11b-2、或图4(b)所示的编码器单元11b-3来置换。这样根据乘数的系数模式，使用图4(a)所示的编码器单元11b-2或图4(b)所示的编码器单元11b-3来构成图2的编码器部11a的编码器单元11b，从而可以设为各编码器单元不包含不使用的电路，可以实现电路的最小化。

另外，对于本实施方式1的多输入编码加法器，可以将其利用专用的硬件来实现，另外，也可以代替利用专用的硬件来实现，而利用由通用的计算机构成且通过程序的执行合成本实施方式的多输入编码加法器的合成装置来实现。在利用合成装置来实现本实施方式的多输入编码加法器的情况下，可以构成为在CD等信息记录介质中，记录通过由计算机执行而该计算机合成本实施方式的多输入编码加法器的合成程序，由计算机构成的合成装置从记录有该合成程序的记录介质读出程序并执行该程序，从而合成本实施方式的多输入编码加法器。

另外，本实施方式1的多输入编码加法器与以往的多输入乘法加法器同样地，可以用于构成进行包括对多个输入乘以固定的常数，并将所有的乘法输出相加的处理的信号处理的信号处理装置，并且，还可以作为具有对多个输入乘以固定的乘数并将所有的乘法输出相加的单元的数字滤波器中的、对该多个输入乘以固定的乘数并将所有的乘法输出相加的单元来使用。

这样，根据本实施方式1的多输入编码加法器，通过设为上述那样的结构，从而不使用部分积生成电路，而使用小型的多输入编码器和多输入加法器，构成达成与其等同的功能的电路，从而取得了能够实现可以削减电路，且可以以小型的电路结构来进行与以往的多输入乘法加法器等同的运算的运算器的效果。

(实施方式2)

针对本发明的实施方式2的多输入编码加法器，使用图5、图6、图13来进行说明。

图5是本实施方式2的多输入编码加法器的框图。

在图5中，50是本实施方式2的多输入编码加法器，51是多输入编码器，51a是该多输入编码器51内的编码器部，52是多输入加法电路，54是常数。另外，图13是示出上述多输入编码器51内的各编码器部51a的结构的框图。在图13中，编码器部51a进一步由多个编码器单元51b构成，各编码器单元51b分别对输入信号，针对每1位或每几位进行编码，输出由多位构成的编码信号2a。

在图5中，本实施方式2的与图1所示的实施方式1的结构的差异在于向多输入加法电路52的输入追加了常数54。

而且，在本实施方式2中，多输入加法电路52求出作为多输入编码器51的多个输出的多个编码信号2a、2b、2c、...、2n和常数54的总和。

接下来，针对图5的本实施方式2的多输入编码加法器50的结构中的构成多输入编码器51内部的编码器部51a的编码器单元51b的结构进行说明。

图6是示出本实施方式2中的构成多输入编码器51的内部的编码器部51a的编码器单元51b的结构例子的框图。

在图6中，3是反相器，6是选择电路，7是系数模式，8是移位电路。

图6所示的本实施方式2的编码器单元51b和图3所示的实施方式1的编码器单元11b的差异在于，在图6所示的编码器单元51b中，省略了图3所示的编码器单元11b中的常数4和加法电路5。

在上述实施方式1中，将常数4和加法电路5设计在编码器单元11b的内部，但在本实施方式2中，集中基于常数4和加法电路5的在多个编码器单元11b中的常数加法，而使用1个常数来置换，作为图5中的常数54来进行加法运算。

在这样的本实施方式2中，通过集中各个编码器单元51b中的常数加法，设为1个常数加法54，设为多输入加法电路52的输入，从而可以设为各个编码器单元51b在其内部不具有常数和加法电路，所以可以进一步削减电路规模。

另外，在本实施方式2的多输入编码加法器中，通过设为上述那样的结构，从而不使用部分积生成电路，而使用小型的多输入编码器和多输入加法器，从而取得了可以削减电路，且能够实现可以以小型的电路结构来进行与以往的多输入乘法加法器等同的运算的运算器的效果。

(实施方式3)

针对本发明的实施方式3的多输入编码加法器，使用图7、图8、图14来进行说明。

图7是本实施方式3的多输入编码加法器的框图。

在图7中，70是本实施方式3的多输入编码加法器，71是多输入编码器，71a是该多输入编码器71内的编码器部，79是位数位置调整电路，72是多输入加法电路。另外，图14是示出上述多输入编码器71内的各编码器部71a的结构的框图。在图14中，编码器部71a进一步由多个编码器71b构成，各编码器单元71b分别对输入信号，针对每1位或每几位进行编码，输出由多位构成的编码信号2a。

在图7中，本实施方式3的与图1所示的实施方式1的结构的差异在于在多输入编码器71的内部追加了位数位置调整电路79。

接下来，针对图7的实施方式3的多输入编码加法器70的结构中的多输入编码器71内部的编码器部71a的结构进行说明。

图8是示出本实施方式3中的构成多输入编码器71的内部的编码器部71a的编码器71b的结构例子的框图。

在图8中，3是反相器，4是常数，5是加法电路，6是选择电路，7是系数模式。

图8所示的本实施方式3的编码器单元71b和图3所示的实施方式1的编码器单元11b的差异在于：在图8所示的编码器单元71b中，省略了图3所示的编码器单元11b中的移位电路8。

在本实施方式3中，如图8所示，代替了从编码器单元省略了移位电路8，而如图7所示，在多输入编码器71内，追加了位数位置调整电路79。

基于图3所示的移位电路8的移位与对多输入加法电路12的位数位置进行调整相对应，位数位置调整电路79分别对从各编码器部71a的多个输出的位数位置进行调整，并输出到多输入加法电路72。该位数位置调整电路79在乘数是固定乘数且其模式决定了时，唯一地决定位数调整位置，仅指定该乘法中的加法的路径(位数位置)，而不产生多余的电路的追加。

在这样的本实施方式3中，由位数位置调整电路79对各个编码器部71a的输出的位数位置进行调整，从而可以设为各个编码器单元71b在其内部不具有移位电路，所以可以进一步削减电路规模。

根据这样的本实施方式3的多输入编码加法器，通过设为上述那样的结构，从而不使用部分积生成电路，而使用小型的多输入编码器和多输入加法器来构成，所以取得了可以削减电路，且能够实现可以以小型的电路结构来进行与以往的多输入乘法加法器等同的运算的运算器的效果。

另外，在上述各实施方式中，对在编码器中使用采用2次的布斯算法来构成的编码器的结构进行了说明，但本发明中使用的编码器不限于采用了2次布斯算法的结构，还可以使用采用了3次的布斯算法等其他算法的编码器。

产业上的可利用性

本发明涉及的多输入编码加法器通过使用小型的多输入编码器、多输入加法器，可以实现小型的多输入乘法加法器，作为各种信号处理、数字滤波器等多输入乘法加法器是有用的。另外，除了光学式记录信息装置等、或通信等的用途以外，还可以利用为所谓的数字信号处理的基本运算装置。