阻抗匹配电路和具有阻抗匹配电路的半导体存储器

摘要

一种半导体存储器的阻抗匹配电路，使用反映在制造过程中的变化的偏移误差的初始值来执行ZQ校准。所述阻抗匹配电路包括第一下拉电阻单元、第一上拉电阻单元和码产生单元。所述第一下拉电阻单元向第一节点提供地电压，由此确定初始下拉码。所述第一上拉电阻单元向所述第一节点提供电源电压，由此确定在所述第一节点上的初始上拉码或电压电平。所述码产生单元使用所述初始下拉和上拉码作为各自的初始值来产生下拉和上拉校准码。

说明书

本发明要求2007年3月2日提交的韩国专利申请10-2007-0020727的优先权，此韩国专利申请通过引用被并入在此。

技术领域

本发明涉及一种半导体存储器的阻抗匹配电路，具体地涉及由阻抗匹配电路执行的ZQ校准。

背景技术

一般地，包括集成电路(诸如微处理器、存储电路和门阵列电路)的半导体存储器可以用于各种电器中，比如个人计算机、服务器计算机和工作站。当所述电器的工作速度提高时，在所述电器内的半导体存储器之间传输的信号的摆动宽度减小以最小化发送信号所需要的延迟时间。但是，当所述摆动宽度减少时，信号传输更大程度地受到外部噪声的影响，并且由于阻抗不匹配而导致在接口端子中的信号反射增加。

所述阻抗不匹配是由于制造过程、供电电压和工作温度(PVT)的变化引起的。这种阻抗不匹配使得难于高速发送数据。因为从半导体存储器输出的信号可能由于阻抗不匹配而失真，因此可能在接收失真信号的对应半导体存储器中引起故障，诸如设置/保持失败或者信号电平的误判断。

半导体存储器可以包括用于通过输入接合区(pad)来接收外部信号的输入电路以及用于通过输出接合区来输出内部信号的输出电路。具体地，高速运行的半导体存储器可以包括阻抗匹配电路，用于与在所述接合区附近的另一个半导体存储器匹配接口阻抗，以便防止上述故障。

通常，在发送信号的半导体存储器中，通过输出电路来执行源终止。在接收信号的半导体存储器中，可以通过与输入电路并联的终止电路来执行并行终止。

ZQ校准是用于产生上拉和下拉校准码的处理，所述码当PVT条件改变时改变。通过使用上拉和下拉校准码来校准输入和输出电路的电阻值。下面说明在阻抗匹配电路中执行的ZQ校准。

图1是传统的阻抗匹配电路的方框图。所述阻抗匹配电路包括第一上拉电阻单元110、第二上拉电阻单元120、下拉电阻单元130、参考电压产生器102、比较器103和104以及p码和n码计数器105和106。

电源电压VDDQ被第一上拉电阻单元110和参考电阻器101分压，由此向节点ZQ提供电压。参考电阻器101连接到与节点ZQ耦接的引线，一般具有240欧姆的电阻。比较器103将节点ZQ的电压与从参考电压产生器102输出的参考电压VREF相比较，由此产生上/下信号UP/DN。参考电压VREF一般被设置为电源电压的一半，即VDDQ/2。

p码计数器105接收所述上/下信号UP/DN，由此产生二进制码PCODE<0:N>。二进制码PCODE<0:N>导通/截止在第一上拉电阻单元110中并联的MOS晶体管，由此校准第一上拉电阻单元110的电阻。第一上拉电阻单元110的被校准的电阻对于在节点ZQ的电压产生影响。上述的操作被重复。即，在第一上拉电阻单元110中执行所述上拉校准，以便第一上拉电阻单元110的电阻变得等于参考电阻器101的电阻。

在上拉校准期间产生的二进制码PCODE<0:N>也输入到第二上拉电阻单元120，并且确定其电阻。类似于上拉校准，执行下拉校准。通过应用由比较器104和n码计数器106产生的二进制码NCODE<0:N>，在节点ZQ’的电压变得等于参考电压VREF。执行下拉校准以便下拉电阻单元130的电阻变得等于第二上拉电阻单元120的电阻。

所述ZQ校准包括上拉校准和下拉校准。从ZQ校准产生的二进制码PCODE<0:N>和NCODE<0:N>被输入到输入或者输出电路，以便校准电阻单元的各自电阻。在半导体存储器的情况下，二进制码PCODE<0:N>和NCODE<0:N>确定连接到DQ接合区的上拉和下拉电阻器的电阻。所述上拉和下拉电阻器具有与上述的上拉和下拉电阻单元类似的布局。

虽然半导体存储器的输出驱动器使用上拉和下拉电阻器两者，但是半导体存储器的输入缓冲器仅仅使用上拉电阻器。在这种情况下，阻抗匹配电路包括第一上拉电阻单元110、p码计数器105和比较器103。然后仅仅执行上拉校准。

ZQ校准防止发生阻抗不匹配。但是，当ZQ校准的操作时间被延长时，由半导体存储器发送的数据的带宽被减小。因此，必须将ZQ校准的时间最小化以改善数据的传输效率并且防止阻抗不匹配。

发明内容

本发明的实施例提供一种阻抗匹配电路，用于使用反映在制造过程中的变化的偏移误差的初始值来执行ZQ校准。

在一个实施例中，半导体存储器的阻抗匹配电路包括：第一下拉电阻单元，用于向第一节点提供地电压，由此确定初始下拉码；第一上拉电阻单元，用于向第一节点提供电源电压，由此确定在第一节点上的初始上拉码或者电压电平；以及码产生单元，用于分别使用所述初始下拉和上拉码作为初始值来产生下拉和上拉校准码。

在另一个实施例中，一种用于执行半导体存储器的ZQ校准的方法包括：测量在电源电压端和ZQ节点之间的第一真实电阻以及在地电压端和ZQ节点之间的第二真实电阻；通过分别比较所述第一和第二真实电阻的每一个与在制造过程中其意欲的电阻来确定初始上拉和下拉码；以及分别将所述初始上拉和下拉码在存储单元中存储为上拉和下拉校准码的初始值。

在另一个实施例中，半导体存储器的阻抗匹配电路包括：校准电阻单元，其连接到第一节点，用于确定在第一节点上的初始校准码或者电压电平；以及码产生单元，用于根据在第一节点上的电压电平来产生具有作为初始值的初始校准码的校准码。

附图说明

图1是传统阻抗匹配电路的方框图。

图2是按照本发明的一个实施例的阻抗匹配电路的方框图。

图3是如图2中所示的存储单元的方框图。

图4是在如图2中所示的p码和n码计数器的每一个中包括的比特计数单元的方框图。

具体实施方式

按照本发明的阻抗匹配电路使用反映在制造过程中的变化的偏移误差的初始值来执行ZQ校准。因此，所述阻抗匹配电路执行ZQ校准以补偿仅仅由电源电压和工作温度的变化引起的阻抗不匹配。按照本发明的阻抗匹配电路迅速地执行ZQ校准。当所述阻抗匹配电路被应用到半导体存储器时，有可能防止减小由所述半导体存储器发送的数据的带宽。另外，当在预定时间内执行ZQ校准时，所述半导体存储器可以容易地满足针对工作时间的规范。

下面将参考附图详细说明本发明的阻抗匹配电路。

图2示出按照本发明的一个实施例的阻抗匹配电路。所述阻抗匹配电路包括第一上拉电阻单元210、第二上拉电阻单元220、下拉电阻单元230、伪下拉电阻单元240和码产生单元202-206。

与传统的阻抗匹配电路相比较，本发明的阻抗匹配电路还包括伪(dummy)下拉电阻单元240，用于设置初始上拉和下拉码POFFSET和NOFFSET。所述伪下拉电阻单元240向节点ZQ提供地电压。码产生单元202-206分别使用初始上拉和下拉码POFFSET和NOFFSET来作为初始值而产生上拉和下拉码PCODE<0:N>和NCODE<0:N>。

伪下拉电阻单元240具有与下拉电阻单元230相同的结构，以测量下拉电阻单元230的真实电阻，由于在制造过程中的变化而导致的偏移误差反映到所述真实电阻上。因为下拉电阻单元230未与外部引线耦接，从而不能直接地测量下拉电阻单元230的电阻。因此，伪下拉电阻单元240连接到节点ZQ以测量电阻。可以使用在预定电压下在节点ZQ中流动的电流值来测量所述电阻。以相同的方式来测量第一上拉电阻单元210的电阻。所述测量方法详细说明如下。

可以通过测量电阻来检测制造过程中的变化所导致的偏移误差。例如，如果当伪下拉电阻单元240的电阻原来是240欧姆时伪下拉电阻单元240所测量的电阻是230欧姆的电阻，则所述偏移误差是10欧姆的电阻。然后将初始下拉码NOFFSET设置为该偏移误差。

因为初始下拉码NOFFSET被用作下拉码NCODE<0:N>的初始值，因此可以不用下拉校准而补偿由在制造过程中的变化引起的阻抗不匹配。从而，仅仅在下拉校准期间执行用于补偿由电源电压和操作温度的变化所引起的阻抗不匹配的校准。因此能够更快地执行下拉校准。

在确定了初始下拉码NOFFSET后，关闭伪下拉电阻单元240。如图2中所示，所述阻抗匹配电路还包括复用器209，用于关闭伪下拉电阻单元240。所述复用器209响应于测试模式信号TM2而向伪下拉电阻单元240输入下拉测试码TCN或者关闭码OC。在设置了初始下拉码NOFFET时，响应于下拉测试码TCN而激活伪下拉电阻单元240。响应于关闭码OC而去激活(deactivate)伪下拉电阻单元240。可以设置所述测试模式信号TM2以使得能够选择下拉测试码TCN或关闭码OC。因为一旦确定了所述初始下拉码NOFFSET则伪下拉电阻单元240关闭，因此可以使用熔丝来用于选择。

伪下拉电阻单元240包括并联的MOS晶体管和与每个MOS晶体管串联的电阻器，与下拉电阻单元230一样。每一个MOS晶体管通过它们各自的栅极来接收码。

通过测量第一上拉电阻单元210的真实电阻来确定初始上拉码POFFSET。第一上拉电阻单元210响应于上拉码PCODE<0:N>而将其电阻校准到外部电阻。但是，当确定了初始上拉码POFFSET时，第一上拉电阻单元210接收上拉测试码TCP，而不是上拉码PCODE<0:N>。所述上拉测试码TCP接通第一上拉电阻单元210，以便测量其电阻。

提供复用器208来响应于测试模式信号TM1而向第一上拉电阻单元210输入上拉测试码TCP或者上拉码PCODE<0:N>。可以设置所述测试模式信号TM1以使得能够选择上拉测试码TCP或上拉码PCODE<0:N>。因此，可以布置使得当设置初始上拉码POFFSET时第一上拉电阻单元210接收上拉测试码TCP。在这种情况下，也可以使用熔丝。

使用与测量伪下拉电阻单元240的电阻相同的方式来测量第一上拉电阻单元210的电阻，但是这是当伪下拉电阻单元240被关闭时。根据所述电阻，计算偏移误差，由此设置初始上拉码POFFSET。

所述初始上拉码POFFSET被用作上拉码PCODE<0:N>的初始值。第二上拉电阻单元220通过接收上拉码PCODE<0:N>而具有与第一上拉电阻单元210相同的电阻。所述第一和第二上拉电阻单元210和220包括PMOS晶体管和与PMOS晶体管串联的电阻器。每一个PMOS晶体管通过它们各自的栅极来接收对应的码。

所述码产生单元包括参考电压产生器202、比较器203和204、p码和n码计数器205和206。参考电压产生器202产生参考电压VREF。第一比较器203将节点ZQ的电压与参考电压VREF相比较，由此产生上/下信号UP/DN。p码计数器205接收所述上/下信号UP/DN，由此产生上拉码PCODE<0:N>。第二比较器204将节点ZQ’的电压与参考电压VREF相比较，由此产生上/下信号UP/DN’。n码计数器206接收所述上/下信号UP/DN’，由此产生下拉码NCODE<0:N>。

p码和n码计数器205和206分别接收初始上拉和下拉码POFFSET和NOFFSET，由此将它们分别用作上拉和下拉码PCODE<0:N>和NCODE<0:N>的初始值。在p码和n码计数器205和206可以存储初始值的情况下，所述初始上拉和下拉码POFFSET和NOFFSET被输入到p码和n码计数器205和206。另外，可额外地包括存储单元。

参见图2，所述阻抗匹配电路还包括存储单元207，用于存储初始上拉和下拉码POFFSET和NOFFSET。在被设置后，所述初始上拉和下拉码POFFSET和NOFFSET被输入到存储单元207。所述存储单元207在ZQ校准时向p码和n码计数器205和206发送所述初始上拉和下拉码POFFSET和NOFFSET。

参见在图2中所示的阻抗匹配电路的操作，第一上拉电阻单元210响应于测试模式信号TM1而接通。此时，伪下拉电阻单元240关闭。通过向节点ZQ提供预定电压而测量第一上拉电阻单元210的电阻。

接着，伪下拉电阻单元240响应于测试模式信号TM2而接通。通过测量在预定电压下在节点ZQ上流动的电流，计算伪下拉电阻单元240的电阻，并且计算第一上拉电阻单元210的电阻。

所述初始上拉和下拉码POFFSET和NOFFSET基于电阻来确定，并且被用作上拉和下拉码PCODE<0:N>和NCODE<0:N>的初始值。所述初始上拉和下拉码POFFSET和NOFFSET可以以多种方式来存储(比如在产生上拉和下拉码PCODE<0:N>和NCODE<0:N>的计数器中或者在另外提供的存储单元中存储)，直到所述上拉和下拉码PCODE<0:N>和NCODE<0:N>开始被产生。

当阻抗匹配电路执行ZQ校准时，执行所述上拉校准和下拉校准。在所述上拉校准期间，通过比较参考电压VREF与节点ZQ的电压，产生所述上拉码PCODE<0:N>，以便第一上拉电阻单元210具有与外部电阻器的电阻相同的电阻。在所述下拉校准期间，通过比较参考电压VREF与节点ZQ’的电压，产生所述下拉码NCODE<0:N>，以便下拉电阻单元230具有与第二上拉电阻单元220，即第一上拉电阻单元210的电阻相同的电阻。因为使用反映偏移误差的初始上拉和下拉码POFFSET和NOFFSET来执行所述上拉和下拉校准，因此在本发明中能够更快地执行所述上拉和下拉校准。

图3是图2所示的存储单元207的方框图。存储单元207包括用于存储初始上拉码POFFSET的多个熔丝电路301以及用于存储初始下拉码NOFFSET的多个熔丝电路302。

可以在制造过程的晶圆阶段之后确定初始上拉和下拉码POFFSET和NOFFSET，因为在晶圆阶段期间会引起基于制造过程的变化的偏移误差。因此，在所述晶圆阶段后，可以通过切断所述熔丝电路中的对应熔丝而存储所述码。

存储单元207还包括复用器303和304，用于选择性地输出默认值CODEN和CODEP。除非确定了初始上拉和下拉码POFFSET和NOFFSET，否则复用器303和304通过分别控制熔丝电路305和306来向p码和n码计数器205和206发送默认值CODEP和CODEN。所述默认值CODEP和CODEN是在传统的阻抗匹配电路中使用的初始码，其不反映所述偏移误差。在这种情况下，本发明的阻抗匹配电路就如同传统的阻抗匹配电路那样工作。

在确定了初始上拉和下拉码POFFSET和NOFFSET后，熔丝电路301和302中的熔丝被切断以存储初始上拉和下拉码POFFSET和NOFFSET。复用器303和304通过控制熔丝电路305和306来分别向p码和n码计数器205和206发送初始上拉和下拉码POFFSET和NOFFSET。

熔丝电路301、302、305和306的每一个包括熔丝，并且按照熔丝的切断状态来输出逻辑高或者逻辑低。这些熔丝电路一般用于半导体存储器中，并且可以容易地由本领域的技术人员实现。因此，将省略详细说明。

图4是在图2中所示的p码和n码计数器205和206中设置的比特计数单元的方框图。p码和n码计数器205和206包括串联的比特计数单元。例如，当上拉和下拉码PCODE<0:N>和NCODE<0:N>由6比特码构成时，计数器205和206设置6个串联的比特计数单元。

所述比特计数单元包括D触发器401和三个逻辑门402-404。根据分别从比较器203和204输出并且通过UP/DN端子输入的上/下信号UP/DN’，所述比特计数单元作为加法器或者减法器工作。所述信号CIN是从前一个比特计数单元发送的进位。信号COUT是发送到下一个比特计数单元的进位。因为第一比特计数单元不可能具有前一个的进位，因此第一比特计数单元通过预定的设置而接收信号的高或者低逻辑电平来作为信号CIN。

所述信号DOUT是计数器205和206的输出，即上拉码PCODE<0:N>或下拉码NCODE<0:N>。例如，在p码计数器205包括6个比特计数单元的情况下，第一比特计数单元通过其端子Dout输出上拉码PCODE<0>，并且下一个比特计数单元通过其端子Dout输出上拉码PCODE<1>。并且，最后一个比特计数单元通过其端子Dout来输出上拉码PCODE<5>。

D触发器401的端子INIT是输入初始值的位置。尽管不反映过程(process)偏移误差的初始值被输入到传统的比特计数单元中，但是本发明的比特计数单元通过端子INIT来接收初始上拉或下拉码POFFSET或NOFFSET。例如，在初始上拉码POFFSET具有值(0，1，1，0，1，0)的情况下，p码计数器205的比特计数单元中的第一、第四和第六比特计数单元通过各自端子INIT来接收逻辑低电平‘0’，而第二、第三和第五比特计数单元通过各自端子INIT来接收逻辑高电平‘1’。

也就是说，初始上拉和下拉码POFFSET和NOFFSET在比特计数单元中被用作初始值。虽然针对特定实施例描述了比特计数单元，但是可以以各种方式来实现，所述方式可能甚至在p码和n码计数器205和206的哪个中使用比特计数单元上都不同。

初始上拉和下拉码POFFSET和NOFFSET可以被用作上拉和下拉码PCODE<0:N>和NCODE<0:N>的预定比特的初始值。即，即使上拉和下拉码PCODE<0:N>和NCODE<0:N>是6比特码，初始上拉和下拉码POFFSET和NOFFSET也可以是所述6比特码的在前的和部分的比特。

在这种情况下，可以迅速地执行校准。例如，当初始上拉和下拉码POFFSET和NOFFSET由3比特码构成时，三个比特计数单元被配置来接收初始上拉或下拉码POFFSET或NOFFSET。其他的比特计数单元可以被配置为接收默认值。

在此所述的根据本发明的实施例的阻抗匹配电路包括上拉和下拉电阻单元，并且产生上拉和下拉码。所述上拉和下拉码确定诸如输出驱动器的接口电路的上拉和下拉电阻。但是，本发明的阻抗匹配电路也可以应用到仅仅包括上拉和下拉电阻器之一的接口电路，比如仅仅包括上拉电阻器的输入缓冲器。

参见图2，在接口电路仅仅包括上拉电阻器的情况下，可以配置第一上拉电阻单元210、复用器208和码产生单元202、203和205(204和206除外)，以仅仅产生上拉码。可以排除用于下拉校准的其他电路。类似地，按照这样的实施例，也可以包括或者不包括存储单元207。即使阻抗匹配电路仅仅执行上拉和下拉校准之一，其操作也基本上类似于执行上拉和下拉校准的操作。

参见图2，下面说明根据本发明用于阻抗匹配电路迅速执行ZQ校准的方法。

在不使用存储单元的情况下，所述方法包括使用连接到第一节点ZQ的第一上拉电阻单元210和伪下拉电阻单元240来产生初始上拉和下拉码POFFSET和NOFFSET。所述初始上拉和下拉码POFFSET和NOFFSET被输入作为上拉和下拉码PCODE<0:N>和NCODE<0:N>的初始值。

在使用存储单元的情况下，所述方法包括使用连接到第一节点ZQ的第一上拉电阻单元210和伪下拉电阻单元240来产生初始上拉和下拉码POFFSET和NOFFSET，并且在所述存储单元中将初始上拉和下拉码POFFSET和NOFFSET存储为上拉和下拉码PCODE<0:N>和NCODE<0:N>的初始值。另外，在所述存储单元包括熔丝的情况下，存储初始上拉和下拉码POFFSET和NOFFSET包括按照初始上拉和下拉码POFFSET和NOFFSET而切断熔丝。

在两种情况下，该方法还包括在产生初始下拉码NOFFSET后关断伪下拉电阻单元240。另外，可以在制造包括阻抗匹配电路的半导体存储器的晶圆处理阶段执行上述两种方法。

虽然已经相对于具体实施例而说明了本发明，但是对于本领域的技术人员而言，显然可以在不脱离在所附的权利要求中限定的本发明的精神和范围的情况下进行各种改变和修改。