用于在电子电路中执行乘法或除法运算的方法和装置

摘要

在一种用于在电子电路中执行乘法或除法运算X·K或X·l/K的方法中，该电路的软件电路区(50)计算数位位移sv，使得psv为K的近似值。在硬件电路区(80)内，在乘法时将数值X向左移位sv个数位，或者在除法时将数值X向右移位sv个数位。软件电路区(50)计算适当的校正因数Kf。将数值X乘以校正因数Kf。

说明书

技术领域

本发明涉及用于在电子电路中执行乘法或除法运算的方法和装置。具体地，本发明涉及一种用于在移动无线电接收机中执行SINR(信号干扰噪声比)估算的电路。

背景技术

在目前基于芯片的系统(称为单片系统，SoC)中需要执行大量的乘法或除法运算。因此，非常重要的是，在这类系统中要使实现这些运算的复杂度尽可能的低。在这方面，应当知道，这类基于芯片的系统中的信号处理经常会遇到各种信号处理阶段，并且在不同的电路区内执行。典型地，模拟信号处理阶段之后是数字信号处理阶段，而数字信号处理可以被进一步分成基于硬件和基于软件的功能实现。

模拟信号处理固定地是由模拟电路来实现的。举个例子，无线通信系统中的终端经由天线接收传输来的信号，利用模拟电路将所述的信号转移到“射频前端”中的基带，并对其进行模拟/数字转换。然后，随后的数字信号处理最初包括数据解调和译码，出于效率原因，其通常大部分是在硬件基础上执行的。然后，随后的信号处理阶段通常被编程在数字信号处理器(DSP)或微控制器上(即用固件或软件方式实现)，这是由于这种形式的实现方式相比硬件实现方式更有效率并且/或者更灵活。

本文下面只考虑基于芯片的系统的数字信号处理区。一个基本的设计问题是要找到一种尽可能好地满足对功耗和芯片面积需求方面的严格要求的功能实现方式。在这方面，一个非常重要的因素是所规定的功能是用硬件或软件/固件来实现的还是在分布式基础上实现的。

举例来说，当将用硬件方式实现的不同数量的被加数的累加运算归一化时，要进行采用实数的基于硬件的乘法运算或除法运算。所述实数(乘数或除数)取决于要累加的被加数的数量，并且所述实数在一个先验已知的时间间隔内变化。举例来说，在UMTS(通用移动电信系统)的情况下，在UMTS规范中所需要的可变数据率意味着接收机的某些部分要面对累加运算产生数量变化很大的被加数这类困难，这导致需要利用可变归一化因数使累加结果归一化。

图1示出了用于利用可变的归一化因数1/K执行归一化运算的传统的实现方式。在本例中，K是整数。该电路是在硬件(“硬件区”)和固件(“固件区”)内实现的。在前硬件框1提供了来自数据流的数据值a_k。k代表离散时间。为进行平均，将该数据流a_k提供给硬件电路2。硬件电路2计算平均值 $>>b>=>>1>K>>>\Sigma >>k>=>1>>K>>>a>k>>.>>>为此，累加器3被用来累加(求和)所希望的K个数据值a$_k。和的字长为B_a。它被提供给具有所要求的字长B_a的乘法单元4。另一个乘数(归一化因数1/K)部分地在固件内计算，部分地在硬件内计算。固件内的求倒数5被用来由数K确定乘数1/K。该乘数1/K具有最大字长B_k。其经由字长为B_k的总线6被传递到硬件区，并被存储在那里的寄存器7内。该乘法器4访问寄存器7并计算数值b。

数值b具有最大字长B_p。由于这些数采用定点表示法，所以典型地，缩放器(scaler)8随后执行从B_p到B_b的字长减小(B_p＞B_b)。然后，缩放后的平均值b被传递到随后的硬件框9。

图1中所示的电路具有如下缺点：

-用于存储乘数(在本例中是1/K)的寄存器7和乘法单元4需要针对其各自的最大字长B_k来进行设计。

-经由总线6对乘数(在本例中是1/K)的固件/硬件传递需要针对乘数的最大字长及其最大变化频率来进行设计。对于很小的K值，变化频率约为数据流a_k的数据率，也就是说，其频率是非常大的。

发明内容

本发明的目的是指定一种用于在电子电路中执行乘法或除法运算的方法，其使得执行该运算的复杂度降低。特别是，本发明旨在允许降低功耗并节约硬件。本发明的目的还在于提供一种用于在电子电路中执行乘法或除法运算的装置，特别是在用于执行具有前面提到的优点的SINR估算的电路中。

本发明的目的通过独立权利要求中的特征来实现。在从属权利要求中说明了本发明的有利的示例性实施例以及发展。

本发明的方法包含在包括软件电路区和硬件电路区的电子电路中执行乘法或除法运算X·K或X·1/K。X和K是底数p的数值表示中的实数。本发明的方法首先包含由软件电路区根据数值K计算一个数位位移(digit shift)sv，使得p^sv为K的近似值。接下来，在硬件电路区内，在乘法时将数值X向左移位sv个数位，或者在除法时将数值X向右移位sv个数位。软件电路区计算适当的校正因数Kf。将X的经移位数值乘以校正因数Kf。

对数值X进行数位移位而不是将数值X乘以数值K或1/K的结果是，在硬件电路区内免去了复杂的乘法运算。在硬件电路区内执行对数值X的移位(而不是将其乘以数值K或1/K)的效率会高得多(因为其具有较低的面积和功率需求)。与现有技术相比，额外进行的X的经移位数值与适当的校正因数Kf的乘法运算意味着附加的复杂度，但与相对于现有技术所实现的节省相比这个附加复杂度很低。

可能的sv值的数量远小于可能的K值的数量。这意味着，数值sv通常比数值K具有更小的动态范围(变化频率)。其结果是，数位移位运算的更新速率通常比现有技术中的乘法运算的更新速率低得多。这导致与现有技术(参见图1)相比，在将数值sv从软件电路区传递到硬件电路区时减小了总线负荷(降低了功耗)。

由于相对于K用对数(底数为p)对数位位移sv进行缩放并且可以只采用整数，所以，为表示数位位移sv(即为控制数位移位运算)所需要的字长比起现有技术(参见图1)中用于表示乘法运算的数值K或1/K的字长要短得多。这同样减小了将数值sv从软件电路区传递到硬件电路区时的总线负荷，这是因为与现有技术(图1)相比，可以采用字长显著减小的总线。

本发明的一个特别有利的实施例的特征在于，数值sv等于round(log_pK)，其中round(·)是舍入运算(将自变量舍入成最接近的整数)。该规则是确定数位位移sv的一种特别有利的可行方法。在本例中，由该数位位移确定的用于乘法运算的近似值K′为 $>>>K>\prime >>=>>p>>round>>(>>log>p>>K>)>>>>.>>>$

应当这样选择校正因数Kf，以使得不必根据本发明的乘法或除法运算的性能来调节后续硬件框。如果可以假设后续硬件框为线性响应，则本发明的一个有利的实施例的特征在于，在除法时校正因数Kf的值为(p^sv)/K，或者在乘法时校正因数Kf的值为K/p^sv。如果后续硬件电路框表现为非线性响应，则可以相应地改变校正因数Kf。

本发明的进一步有利的细化的特征在于，如果移位后的数值X达到预定义的数值，则使其饱和。这样防止了信号溢出，并通过量化舍弃了从精度的角度来看所不需要的最低有效位(LSB)。

根据本发明的用于执行乘法或除法运算X·K或X·1/K的电子电路在软件电路区内具有第一计算装置，用于计算数位位移sv，以使得p^sv为K的近似值。此外，该电子电路包括一个包含在该电子电路的硬件电路区内的可控数位移位器(桶形移位器)，用于在乘法时将数值X向左移位sv个数位，或者在除法时将数值X向右移位sv个数位。软件电路区还包括用于计算适当的校正因数Kf的第二计算装置，以及用于将X的经移位数值乘以校正因数Kf的装置。

以这种方式实现的本发明的电子电路获得了已经结合权利要求1说明过的优点。

附图说明

下面参考附图利用示例性实施例来更详细地说明本发明，附图中：

图1示出了用于执行除法运算的电路的传统实现方式；

图2示出了用于实现执行除法运算的本发明电路的本发明示例性实施例；以及

图3示出了用于执行信号干扰噪声比估算的电路的示例性实施例，其提供了基于本发明的电路的多种用途。

具体实施方式

图2示出了本发明的用于执行除以K的除法(或者因数为1/K的乘法)的电路的示例性实施例。用相同的附图标记标示出与图1相同或相似的电路元件。用于近似求平均的硬件电路20具有累加器3、可控缩放器或桶形移位器80和寄存器70，其中该硬件电路20连接于在前硬件框1的下游。累加器3输出的字长为B_a，并且其输出端连接到缩放器80的数据输入端。缩放器80的控制输入端连接到寄存器70的输出端。缩放器80的输出离开硬件电路20，并被提供给下游硬件框9，该硬件框9可以与图1中的硬件框9相同。

固件区包括用于计算数位位移sv的固件计算框50。数位位移sv经由总线60被传送到硬件区，并被存储在寄存器70内。固件计算框50还确定形式为2^round(log2K)/K的校正因数2^sv/K。其被传送到固件校正框100，该固件校正框100处理来自硬件框9的输出数据。以这种方式校正的数据流进一步在固件框110内被处理。

本发明的电路操作的方式如下所述：

输入数据流a_k具有公知并且可能可变的数据率。需要对a_k数据值进行累加，并且需要利用归一化因数1/K进行适当的归一化运算，也就是说需要计算数值 $>>b>=>>1>K>>>\Sigma >>k>=>1>>K>>>a>k>>.>>>数值K是可变的，并且可以在一个较宽数值范围内改变。$

固件区中已知的数值K被传送(所采用的方式在图中未示出)到累加器3，并使其可被固件计算框50使用。累加器3计算和固件计算框50根据数值K来确定sv，例如，sv＝round(log₂K)。数值sv的字长(位长)为B_i，并且数值sv经由总线60被写入到硬件区内的寄存器70。

和的字长为B_a。可参数化的缩放器80利用数位位移sv来选择应用于该和的移位运算的各位。通过移位运算产生的近似值 $>ver>>b>‾>>=>>1>>2>sv>>>>\Sigma >>k>=>1>>K>>>a>k>>>>的字长为B$_b。由于2^sv/K＜2为真，所以字长B_b等于正确值b的字长B_b，也即B_b＝B_b。

换句话说，在硬件电路20中，与和相乘的不是校正因数1/K本身而是近似值1/2^sv。

通过在固件计算框50内确定的校正因数Kf补偿了作为结果而加上的误差。

如果硬件框9表现出线性响应，则校正因数Kf＝2^sv/K。对于sv＝round(log₂K)，其结果是 $>>Kf>=>>2>>round>>(>>log>2>>K>)>>>>/>K>.>>>在固件校正框100内的补偿乘法的效果是使随后的数据处理(固件框110)可以继续用精确值b进行操作。$

这样，利用校正因数Kf＝2^sv/K的补偿乘法假定下游的硬件框9的线性响应。如果下游的硬件框9的响应不是线性的，则必须要执行经过适当调整的补偿乘法。在所有情况下，位于固件校正框100下游的信号路线中的各数据处理框(固件框110和/或图中未示出的硬件框)都不会受这种变化的影响。如已经提到的那样，硬件框9还是与现有技术中所用到的硬件框9相同。

本发明的解决方案具有如下优点：

-用于表示移位运算所需要的字长B_i通常远小于所述因数本身的字长，即B_i＜＜B_k。

-移位运算的更新率可以低于现有技术中的乘法器的更新率(归一化因数为1/K)，这是因为K的舍入后的值2^round(log2K)具有比K小的动态范围。这个优点和前一个优点导致减小了总线60上的总线负荷(与总线6相比)。

-现有技术中所需要的乘法单元4在本发明中被省去，并且缩放器80变得比现有技术中的缩放器8稍微复杂一些。其结果是显著地降低了硬件的复杂度。

可以在将数值K映射到移位运算(数位位移sv)和校正因数Kf的必要固件映射中发现本发明的解决方案中的一个小的缺点。但是，相比于需要在图1中执行的从K到1/K的映射(求倒数)，其复杂度是相当的。

此外，可以说当利用硬件区内的相同因数(K和1/K)来执行多个这样的乘法运算或除法运算时，可以特别有效地利用本发明的原理。在这种情况下，所有的运算都可以用固件校正框100中的相同的固件校正乘法来进行校正。从下面的示例性实施例中可以更清楚地看出这一点。

图3利用一个例子示出了本发明在Infineon Technologies AG的MGOLD2^TM芯片上的电路框SINR(信号干扰噪声比)估算200和CS(信道状态)估算250中的应用。为了提供对本发明各主要方面的更好的理解，用简化的形式示出了电路框SINR估算200和CS估算250(只用于“基于数据的正常模式”的操作模式)。

硬件框SINR估算200由四个子框组成，分别是DPCH功率计算210、CPICH功率计算220、CPICH噪声功率计算230和用于计算幅度比的单元240。硬件框SINR估算200具有框250，用于估算连接在其下游的信道状态。

UMTS内的SINR估算是基于所接收到的用于物理信道DPCH(专用物理信道)和CPICH(公共导频信道)的复值符号。UMTS的信道结构是公知的，举例来说，在3GPP TS 25.211 V4.6.0(2002-09)(版本4)规范中对其作了说明。

用于DPCH功率计算的子框210的输出既被提供给固件区也被提供给用于计算幅度比的子框240。用于CPICH功率计算的子框220的输出被提供给用于计算幅度比的子框240。后者的输出被路由到固件区以及用于信道状态估算的框250的输入端。子框230的输出被提供给用于信道状态估算的框250的另一输入端以及固件区。固件区可以由例如DSP来实现。

下面，本文给出了对各个子框210、220、230、240以及框250的设计和操作方式的更详细的说明。

用于子框210、220、230的输入信号是由经过去扩展(despread)和延迟补偿的DPCH符号xdata、CPICH符号y和CPICH信道权重h形成的。CPICH信道权重h可以被设想为经过低通滤波、去扩展以及延迟补偿的CPICH符号y。所有的输入信号都是复值信号，并且被应用于在UMTS接收机内被并行处理的所有传播路径(耙指)，其中上游的延迟补偿已经对通过路径特定的传播路线的时间偏移进行了补偿。因此，经由不同的传播路径接收到的输入信号分量可以被视为在时间上是同步的。

用于DPCH功率计算的子框210具有一个复平方器CSQR和一个多信道累加器cell-accu。在该多信道累加器cell-accu的输出端处提供的是一个可控缩放器(桶形移位器)sc12。该可控缩放器sc12具有连接在其下游的FIR滤波器FIR₁。

用于DPCH功率计算的子框210根据下面的等式计算信号功率W_D：

$>>>W>D>>>(>C>)>>=>>FIR>1>>>(>>(>1>/>>K>X>>)>>·>>\Sigma >>m>=>1>.>.>.>M>>(>C>)>>>>>\Sigma >>k>=>1>.>.>.>>K>X>>>>>>>|>>xdata>m>>>(>k>)>>|>>2>>)>->->->>(>1>)>>>>$

在这种情况下，m代表耙指编号，k代表时间系数。C是单元编号，M(C)是单元C中的耙指数量。xdata_m(k)代表耙指m的时隙内的第k个数据符号(k＝1，…，K_X)。K_X代表时隙内的符号的数量。

因此，用于DPCH功率计算的子框210在复平方器CSQR内对复DPCH数据符号xdata_m(k)的绝对值求平方。在累加器cell-accu对时隙内的所有符号(k＝1，…，K_X)和单元内的所有耙指(m＝1，…，M(C))的绝对值平方进行求和。对于每个单元，对每个UMTS时隙都会得到一个结果值。利用可控缩放器sc12，用每个时隙内的符号数量的倒数1/K_X对这些单元特定的结果值进行缩放的归一化。当在时隙的边界处改变扩展因数时，K_X也可以改变。然后，在FIR₁滤波器内对为每个单元所得到的归一化结果进行低通滤波。W_n(C)表示单元编号为C的单元的DPCH功率。

用于CPICH功率计算的子框220与子框210的设计相似。用附图标记sc33来表示子框220内的缩放器。取代数据符号xdata_m(k)，所处理的是信道权重h_m(k)，其中h_m(k)代表耙指m的第k个信道权重(k＝1，…，10)。每个时隙内总有10个信道权重。因此，一直利用因数1/10来实施缩放。从而，用于CPICH功率计算的等式为：

   W_C(C)＝FIR₂((1/10)·∑_m＝1...M(C)∑_k＝1...10|h_m(k)|²)    (2)在这种情况下，W_C(C)代表单元编号为C的单元内的CPICH信号功率。

用于CPICH噪声功率计算的子框230与子框210和220的设计类似。子框230在输入端处还具有减法器sub。y_m(k)代表耙指m的第k个CPICH符号(k＝1，…，10)。减法器sub形成差值y_m(k)-h_m(k)。这个差值可以被看作是估算得到的CPICH的噪声信号，这是因为它是通过从原始CPICH信号中减去低通滤波后的CPICH信号而形成的。在复平方器CSQR内对这些估算得到的当前的复噪声幅度y_m(k)-h_m(k)的绝对值进行平方计算，在累加器cell-accu内求和，通过缩放器sc22对其进行缩放，并且利用FIR滤波器FIR₃进行滤波。对于单元编号为C的单元所得到的噪声功率N(C)为：

N(C)＝FIR₃((1/(10·M(C)))·∑_m＝1...M(C)∑_k＝1...10|y_m(k)-h_m(k)|²)    (3)

从上面的等式变得更清楚的是，与前面的两个算法(等式(1)和(2))不同，等式(3)不仅包括除以每个时隙的CPICH符号的数量(即除以10)，此外还除以单元中的耙指的数量M(C)。该数量M(C)对于每个单元可以是不同的，并且对于不同时隙可以改变。

所有的FIR滤波器FIR₁、FIR₂、FIR₃在频率为0Hz时具有增益为1的低通响应。这意味着当考虑缩放因数时，可以不考虑它们。这三个FIR滤波器FIR₁、FIR₂、FIR₃的系数可以是不同的，其用不同的下标1、2、3来表示。

用于幅度比计算的子框240将估算得到的DPCH信号功率W_D(C)除以估算得到的CPICH功率W_C(C)，并计算该比值的根值。这样得到的变量A(C)被称为幅度比。对于每个时隙，对每个单元(单元编号为C)计算一个数值：

$>>A>>(>C>)>>=>>>W>D>>>(>C>)>>/>>W>C>>>(>C>)>\; >->->->>(>4>)>>>>$

用于信道状态估算的框250包括除法级DIV和缩放器sce_scale。除法器DIV将幅度比A(C)除以噪声功率N(C)。该除法计算的结果是归一化因数F(C)，其是形成耙式接收机的组合器的MRC(最大比组合器)硬件单元(图3中未示出)所需要的。用下述方式计算用于每个时隙和每个单元的归一化因数F(C)：

F(C)＝A(C)/N(C)                   (5)

在与MRC分开的DSP(固件区)中的进一步处理还需要来自用于SINR估算的硬件框200和用于信道状态估算的框250的结果。该固件区例如将在硬件中确定的信号功率除以噪声功率，并由其形成常用对数，这导致以分贝(dB)计的对信号干扰噪声功率比SINR的单元特定的估算。

还应指出，在等式(1)到(5)中所表示出的信号处理算法仅是一些例子，这是由于它们只适用于一种特定的操作模式(基于数据的正常模式)，在其它的操作模式中可能是不同的。

由前面的阐述变得很明显的是，图3中示出的硬件框的任务是要利用相对简单的数学运算来对输入信号进行预处理，但是这些相对简单的数学运算却导致显著的数据减少。由此所达到的效果是，在DSP中对结果数据的进一步处理只需要执行很少的(但因此是更复杂的)数学运算。这些可以很容易地在固件中进行编程。

根据本发明，已经认识到，在硬件内直接实现基于等式(1)到(5)的“理想的”算法的效率会很低，这是因为缩放运算需要进行除数不是2的幂的除法运算。如等式(1)到(5)中所出现的那样，除数为10或者符号或耙指的可变数量的除法在固件中比在硬件中更容易执行。由此，硬件只执行除数为2的幂的除法，也即移位寄存器操作。除数为任意正整数Z的除法被除数为“最接近的”2的幂2^{round(log2(Z))}的除法所取代。这样，不是除以10，而是向右移位3位，其等效于除以8。这些结果W_D(C)、A(C)、N(C)被不正确地前送到DSP(固件区)。在固件内(通过DSP)校正近似误差，其中除数为任意数的除法比在硬件内更容易执行。来自于硬件的结果需要在固件内与校正因数2^{round(log2(Z))}/Z相乘，也就是说，该校正因数与近似的和实际的分母表达式的商相同。

在这方面，缩放器sc12、sc22、sc33本质上是桶形移位器，也就是可以向右(或向左)移位可编程位数、从而近似等式(1)和(3)中的缩放因数的硬件单元。必须移位的位数对应于图2中所示的变量sv(数位位移)。

除了移位运算，缩放器sc12、sc22、sc33还被用来在达到规定的阈值时使信号饱和，以便防止信号溢出并且舍弃各LSB，从量化精度的角度来看不需要所述LSB。

与缩放器sc12、sc22、sc33不同，用于信道状态估算的框250中的缩放器cse_scale采用传统的设计，即采用如图1中所示的硬件乘法器的形式。其原因是，硬件中直接需要归一化因数F(C)，因此在这种情况下(硬件-固件-硬件环路)在固件内的除法将需要太多时间。为此，固件计算校正因数，其是由缩放器sc12、sc22、sc33中的缩放因数的所有近似误差的乘积所得到的。通常该值不是2的幂。因此，缩放器cse_scale需要一个硬件乘法单元，以便将除法器DIV输出的数据信号乘以一个由DSP计算得到并且被编程到寄存器(图中未示出)内的缩放因数。

在图2中的电路和图3中的电路内，在固件内这样计算校正因数Kf。这两个电路设置之间的区别在于，在图2中，在固件内产生校正框100，而在图3中，对于其中一个计算得到的变量F(C)，校正框由缩放器cse_scale代表，即在硬件内产生。

为了提供对本发明更好的理解，利用简单的数值例子进行说明：假设DPCH时隙格式15。根据在开头所指出的UMTS标准3GPP TS 25.211(2002-09)，在这种情况下该时隙内有K_X＝304个数据符号。以具有7个用于解调传播路径的耙指的单元为基础，即M(C)＝7。为了编程缩放器sc12，计算最接近304的2的幂，也就是说 $>>>2>>round>>(>>log>2>>>(>304>)>>)>>>>=>>2>>round>>(>8.2479>.>.>.>)>>>>=>>2>8>>=>256>.>>>因此，缩放器sc12乘以因数1/256。为了启用缩放器sc12，只将移位的位数(也就是8)编程到缩放参数寄存器中(对应于图2中的寄存器70)。与数字256相比，对于该数值表示只需要短得多的位长，即图2中B$_i＜＜B_k。

因此，用于DPCH功率计算的子框210中的近似误差为因数304/256，即由该因数所产生的结果太大。

用于CPICH功率计算的子框220中的近似误差为因数10/8，这是由于缩放器sc33只除以8而不是除以10。

带有缩放器sc22的用于CPICH噪声功率计算的子框230的近似误差产生因数70/64(这是由于10·M(C)＝10·7＝70被64所取代)。这导致产生下面的校正因数：

用于信号功率(子框210)的校正因数：

Kf₁＝256/304＝0.84210…

用于噪声功率(子框230)的校正因数：

Kf₂＝64/70＝0.91428…

用于幅度比(子框240)的校正因数：

Kf₃＝sqrt((256/304)/(8/10))＝1.02597…

因此，在框250内必须采用下面的用于计算归一化因数的校正因数：

Kf₄＝sqrt((256/304)/(8/10))/(64/70)＝1.12216…

只在固件(采用DSP，其对应于图2中的软件校正框100)内执行用于输出变量W_D(C)、N(C)、A(C)的采用前三个校正因数Kf₁、Kf₂、Kf₃的乘法运算，并且如已经提到过的那样，通过缩放器cse_scale在硬件内执行乘以最后一个校正因数Kf₄的乘法运算。但是，在固件内照原样计算校正因数Kf₄，并利用硬件框250内的寄存器(图中未示出)将该校正因数Kf₄编程为一个参数。