逻辑运算电路及逻辑运算方法

摘要

提供一种能够使用强电介质电容进行数据逻辑运算的逻辑运算电路和逻辑运算方法。逻辑运算电路(1)具备强电介质电容(CF1、CF2)、晶体管(MP)。强电介质电容(CF1)保持着逻辑算子所对应的极化状态P1。在运算、存储动作时，在强电介质电容(CF1)的第1端子(3)和第2端子(5)上分别施加第1运算数据y1＝1所对应的电源电位Vdd和第2运算数据y2＝0所对应的接地电位GND。由此，强电介质电容(CF1)的极化状态移至P4。P4所对应的残留极化状态为P2。对于y1和y2的组合(0－0，0－1，1－0，1－1)，残留极化状态为P1，P1，P2，P1。在以后的读出动作中，通过晶体管(MP)得到对应于该残留极化状态的输出。

说明书

关联申请参考

包含日本国专利申请2002年第18662号(2002年1月28日申请)的说明书、权利要求书、附图及摘要全部公布内容，参照这些全部公布内容合并成本申请。

技术领域

本发明涉及逻辑运算电路和逻辑运算方法，特别涉及使用了强电介质电容等非易失性存储元件的逻辑运算电路、逻辑运算装置以及逻辑运算方法。

背景技术

众所周知，作为使用了强电介质电容的电路，有非易失性存储器。通过使用强电介质电容，所以能够实现用低电压可改写的非易失性存储器。

但是，在以往的电路中，虽然也能够存储数据，但还不能进行数据的逻辑运算。

发明内容

本发明目的在于解决以往使用强电介质电容电路中存在的上述问题，提供一种能够使用强电介质电容等非易失性存储元件，进行数据逻辑运算的逻辑运算回路、逻辑运算装置及逻辑运算方法。

依据本发明的逻辑运算电路具备第1强电介质电容、第1和第2信号线、和运算结果输出部。第1强电介质电容能够保持规定逻辑算子所对应的极化状态，并具有第1和第2端子。第1和第2信号线能够在保持了逻辑算子所对应的极化状态的第1强电介质电容的第1和第2端子上分别施加第1和第2运算数据，并分别与第1和第2端子连接。根据施加2个运算数据而得到的第1强电介质电容的极化状态，输出有关逻辑算子的第1和第2运算数据的逻辑运算结果，并连接在第1信号线上。

依据本发明的逻辑运算电路，具备：第1强电介质电容，其具有第1和第2端子；第1和第2信号线，其分别与第1和第2端子连接；第2强电介质电容，其具有连接在第1信号线上的第3端子，和连接在第1基准电位上的第4端子；和输出用晶体管。该输出用晶体管具有连接在第1信号线上的控制端子、和将输入到控制端子的控制信号所对应的输出信号输出的输出端子，作为控制信号，当施加比该输出用晶体管的阈值电压更接近第1基准电位的电位时成为OFF，当施加比该阈值电压更接近第2基准电位的电位时成为ON。该逻辑运算电路构成为进行以下的动作。即，该逻辑运算电路通过将第1和第2信号线分别连接在第1基准电位和第2基准电位中的一方电位以及第1和第2基准电位中的另一方电位，在上述第1强电介质电容上生成规定逻辑算子所对应的极化状态。该逻辑运算电路，然后，通过在第1和第2信号线上分别施加第1和第2运算数据，将第1强电介质电容的极化状态，作为逻辑算子、第1及第2运算数据这3个要素的组合所对应的极化状态。该逻辑运算电路，然后，通过将第1和第2信号线均连接在第1基准电位，在第1强电介质电容的残留极化状态不发生变化，将第1信号线预充电到第1基准电位。该逻辑运算电路，然后，解除施加在第1信号线上的电压，同时将第2信号线连接到第2基准电位，对应此时发生在第1信号线上的电位，将出现在输出用晶体管的输出端子上的输出信号，作为关于逻辑算子的第1和第2运算数据的逻辑运算结果而得到。

依据本发明的逻辑运算电路，具备：非易失性存储元件，其保持对应于规定逻辑算子的非易失状态，具有第1和第2端子；和运算结果输出部，根据通过在非易失性存储元件的第1和第2端子上分别施加作为二值数据的第1和第2运算数据y1和y2而得到的非易失性存储元件的状态，作为二值数据的运算结果数据z输出有关逻辑算子的第1和第2运算数据y1和y2的逻辑运算结果；该逻辑运算电路构成为：采用二值数据的状态数据s表现规定逻辑算子所对应的非易失状态时，运算结果数据z实质上满足z＝/s AND y1 NAND/y2 OR s AND(y1 NOR y2)的关系式。

依据本发明的逻辑运算电路，具备：非易失性存储元件，其保持规定逻辑算子所对应的非易失状态；和运算结果输出部，其根据通过在非易失性存储元件上分别施加第1和第2运算数据而得到的非易失性存储元件的状态，输出关于逻辑算子的第1和第2运算数据的逻辑运算结果，并与非易失性存储元件的第1端子连接。

依据本发明的逻辑运算方法，具备：在具有第1和第2端子的第1强电介质电容上保持规定逻辑算子所对应的极化状态的步骤；在保持了逻辑算子所对应的极化状态的第1强电介质电容的第1和第2端子上分别施加第1和第2运算数据的步骤；和根据通过施加2个运算数据而得到的第1强电介质电容的极化状态，获得依据逻辑算子的第1和第2运算数据的逻辑运算结果的步骤。

本发明的特征，如上述那样虽然可以全面展示，但其构成和内容，与目的和特征一起，在参考附图的情况下可以通过以下的说明而更加清楚。

附图说明：

图1是表示本发明一实施方式的逻辑运算电路1的电路图。

图2是表示逻辑运算电路1动作的时序图。

图3A、图3B是分别表示在复位动作时逻辑运算电路1的状态和强电介质电容CF1的极化状态图。

图4A、图4B是分别表示在运算、存储动作时的逻辑运算电路1的状态和强电介质电容CF1的极化状态图。

图5A、图5B是分别表示在存储保持动作时的逻辑运算电路1的状态和强电介质电容CF1的极化状态图。

图6A、图6B是分别表示在读出动作时逻辑运算电路1的状态和强电介质电容CF1的极化状态图。

图7A是表示在逻辑运算电路1中进行成为ML＝y1 NAND/y2的逻辑运算时，第1运算数据y1、第2运算数据y2、输出线ML的值之间关系的表。图7B是表示进行成为ML＝y1 NOR/y2逻辑运算时，第1运算数据y1、第2运算数据y2、输出线ML的值之间关系的表。

图8A是表示逻辑运算电路1的框图。图8B是表示使用了逻辑运算电路1的串联加法器21的框图。

图9表示采用逻辑运算电路1实现图8B所示的串联加法器21时的电路图。

图10是表示分别施加在构成第1块BK1的逻辑运算电路和构成第2块BK2的逻辑运算电路的控制信号的时序图。

图11是表示采用图1所示的逻辑运算电路1的串并联型流水线乘法器的构成一例的框图。

图12表示流水线乘法器141动作的说明图。

图13是表示流水线乘法器141的第2级运算部141b的构成框图。

图14是表示第2级运算部141b的构成逻辑电路图。

图15A是表示使用TMR元件151作为非易失性存储元件时，逻辑运算电路一部分平面示意图。图15B、图15C分别表示在图15A的截面b-b、截面c-c的截面图。

图16A～图16D表示在写入动作时流入到输入线167、169的电流IC1、IC2的方向和强磁性层163磁化方向的变化之间关系的说明图。

图17A、图17B表示根据存储在TMR元件151中的数据，控制晶体管MP的方法(读出动作方法)的说明图。

具体实施方式

图1是表示本发明一实施方式的逻辑运算电路1的电路图。逻辑运算电路1具备第1强电介质电容CF1、作为负载元件的第2强电介质电容CF2、作为输出用晶体管的晶体管MP、晶体管M1、M2、M3、M4。第2强电介质电容CF2和晶体管MP，构成运算结果输出部。晶体管MP、M1、M2、M3、M4，均为N沟道MOSFET(金属—氧化物—半导体场效应晶体管)。

强电介质电容CF1的第1端子3接在第1信号线7上，第2端子5接在第2信号线9上。第1信号线7，连接晶体管MP的控制端子的栅极端子。

强电介质电容CF2的第3端子11连接在第1信号线7上，第4端子13连接在第1基准电位的接地电位GND上。

第1信号线7，通过晶体管M1连接到第1位线BY1，同时通过晶体管M3连接到接地电位GND上。第2信号线9，通过晶体管M2接到第2位线BY2上，同时通过晶体管M4接到第2基准电位的电源电位Vdd上。

晶体管M1、M2的栅极端子，一起接在反相时钟线/CLK。晶体管M3、M4的栅极端子分别接在复位线RS、时钟线CLK上。另外，只要不特别事先指出，将二进制数(2值信号)“A”的非(反相信号)，用“/A”来表示的。

晶体管MP的输入端子，通过晶体管M5接到接地电位GND上。晶体管MP的输出端子接在输出线ML上。输出线ML，通过晶体管M6接到电源电位Vdd上。晶体管M5、M6的栅极端子，一起接到预置线PRE上。晶体管M5是N沟道MOSFET，晶体管M6是P沟道MOSFET。

接着，就在图1所示的逻辑运电路1的动作进行说明。图2是表示逻辑运算电路1的动作时序图。

在复位动作(Reset)时，在时钟线CLK、复位线RS上，一起施加“H”电位(即，电源电位Vdd)。另外，在位线BY1、BY2上，一起施加“L”电位(即，接地电位GND)。

图3A、图3B是分别表示在复位动作时逻辑运算电路1的状态和强电介质电容CF1的极化状态图。如图3A所示，晶体管M1、M2，均变为OFF，晶体管M3、M4，均变为ON。因此，在强电介质电容CF1的第1端子3和第2端子5上分别施加“L”、“H”。

如图3B所示，此时，强电介质电容CF1的极化状态，从P1或者P2状态移至P3。另外，一解除施加在第1端子3和第2端子5上的电压，强电介质电容CF1的极化状态，就从P3移至残留极化状态P1。该残留极化状态P1，与在后面所述的逻辑算子NAND(与非)相对应。这样，根据复位动作，能够设定逻辑运算电路1的逻辑算子。

另外，在图3A中，按照晶体管M3的一个输入输出端子接在接地电位GND，同时晶体管的M4的一个输入输出端接在电源电位Vdd上那样构成，但是本发明并不局限于此。

例如，与图3的情况相反，也可以将晶体管M3的一个输入输出端子接在电源电位Vdd上，同时晶体管M4的一个输入输出端子接在接地电位GND上。

这样的构成，在复位动作时，与图3A的情况相反，强电介质电容CF1的极化状态，移至P4。此后，解除施加在第1端子3和第2端子5上的电压，强电介质电容CF1的极化状态，从P4移至残留极化状态P2。该残留极化状态P2，如后面所述，对应着逻辑算子的NOR(或非)。

另外，也可以构成为在晶体管M3的一个输入端子上，施加接地电位GND或者电源电位Vdd中的任一个电位，同时在晶体管M4的一个输入输出端子上，施加接地电位GND或者电源电位Vdd中的另一个电位。如果这样构成，在复位动作时，能够选择期望的逻辑算子。

另外，有时将残留极化状态P1、P2，分别表示为第1残留极化状态(s＝0)、第2残留极化状态(s＝1)。

另外，如图3A所示，在这个动作中，在预置线PRE上，因为施加“L”，所以晶体管M5、M6分别为OFF、ON。因此输出线ML为“H”。

那么，如图2所示，在复位动作之后进行运算、存储动作(O/W)。在运算、存储动作中，在时钟线CLK、复位线RS上均施加“L”电位。另外，在位线BY1、BY2上分别施加第1运算数据y1、第2运算数据y2。

在本实施方式中，构成为y1＝1时在位线BY1上施加“H”，y1＝0时在位线BY1上施加“L”。y2和位线BY2之间的关系也与此相同。因此，在图2所示的运算、存储动作中，作为第1和第2运算数据，分别赋予y1＝1，y2＝0。

图4A、图4B是分别表示在运算、存储动作时的逻辑运算电路1的状态和强电介质电容CF1的极化状态图。如图4A所示，晶体管M1、M2均变为ON，晶体管M3、M4均变为OFF。因此，强电介质电容CF1的第1端子3和第2端子5分别施加“H”、“L”。

如图4B所示，此时，强电介质电容CF1的极化状态，从P1移至P4。另外，作为第1和第2运算数据，分别赋予y1＝0、y2＝1时，强电介质电容CF1的极化状态，从P1移至P3。另外，赋予y1＝0、y2＝0时，y1＝1、y2＝1时，均使强电介质CF1的极化状态保持在P1不动。

在这个运算、存储动作中，根据复位动作设定的关于逻辑算子第1和第2运算数据y1、y2的逻辑运算，在强电介质电容CF1上生成对应该运算结果的极化状态。

另外，如图4A所示，在这个动作中，也是因为在预置线PRE上施加“L”，所以晶体管M5、M6分别为OFF、ON。因此输出线ML为“H”。

接着，如图2所示，在运算、存储动作之后进行存储保持(Ret)动作。在存储保持动作中，在时钟线CLK、复位线RS上分别施加“L”、“H”。另外，在位线BY1、BY2上均施加“L” 。

图5A、图5B是分别表示在存储保持动作时的逻辑运算电路1的状态和强电介质电容CF1的极化状态图。如图5所示，晶体管M1、M2、M3所有都为ON，晶体管M4为OFF。因此在强电介质电容CF1的第1端子3和第2端子5上均施加“L”。

如图5B所示，此时，强电介质电容CF1的极化状态，从P4移至P2。另外，在运算、存储动作时，强电介质电容CF1的极化状态处于P3时，强电介质电容CF1的极化状态，从P3移至P1。另外，在运算、存储动作中，强电介质电容CF1处于P1时，强电介质电容CF1的极化状态保持原状态。

另外，如图5A所示，在这个动作中，也是因为在预置线PRE施加“L”，所以晶体管M5、M6，分别为OFF、ON。因此输出线ML为“H”。

接着，如图2所示，在存储保持动作之后进行读出动作(Read)。在读出动作中，在时钟线CLK、复位线RS上，分别施加“ H”、“L”。另外，在位线BY1、BY2上均施加“L”。

图6A、图6B是分别表示在读出动作时的逻辑运算电路1的状态，和强电介质电容CF1的极化状态图。如图6A所示，晶体管M1、M2、M3全都为OFF，晶体管M4为ON。因此，在强电介质电容CF1的第2端子5上施加“H”。

如图6B所示，根据图解法，在上述存储保持动作中，强电介质电容CF1的极化状态为P2时，即作为第1及第2运算数据分别赋予y1＝1、y2＝0时，根据这个读出动作，第1强电介质电容CF1的极化状态，从P2移至P6。

此时，第2强电介质电容CF2的极化状态，从P12移至P6。即，晶体管MP栅极端子的电位Va，从P12电位(接地电位GND)，移至P6电位。

另外，在上述存储保持动作中，强电介质电容CF1的极化状态为P1时，即作为第1和第2运算数据，分别赋予y1＝0、y2＝0时，分别赋予y1＝1、y2＝1时，分别赋予y1＝0、y2＝1时，强电介质电容CF1的极化状态均都将从P1移至P5。

另外，此时，第2强电介质电容CF2的极化状态，从P13移至P5。即晶体管MP栅极端子电位Va，从P13电位(接地电位GND)变为P5电位。

那么，在这里，晶体管MP的阈值电压Vth和接地电位GND之间差值的绝对值(在本实施方式中等于Vth)，按照比P12与P6的电位差还小而且比P13与P5的电位差还大这样来设定。

因此，在存储保持动作中，强电介质电容CF1的极化状态为P2的时候(即，s＝1时)，晶体管MP为ON；极化状态为P1的时候(即，s＝0时)，晶体管MP为OFF。

如图6A所示，在读出动作时，因为在预置线PRE上施加“H”，所以晶体管M5、M6分别为ON、OFF。因此，输出线ML的值，根据晶体管MP的ON、OFF而不同。

即，对应于晶体管MP的ON、OFF，输出线ML的值为“L”、“H”(参照图6A)。如果将输出线ML的值“L”、“H”分别与逻辑“0 ”、“1”对应的话，第1和第2运算数据y1、y2、输出线ML的值(逻辑运算结果)之间的关系，将会如图7A那样。

从图7A可知，该逻辑运算电路1，进行的逻辑运算是ML＝y1 NAND/y2(y1和y2逻辑与非)。

如图2所示，将复位动作～读出动作作为一个周期，反复进行这样的运算，就能进行各种内容的第1和第2运算数据的逻辑运算。

另外，在本实施方式中，在复位动作时，强电介质电容CF1的残留极化状态要达到P1(即，s＝0)，这样能将逻辑算子设定为NAND(逻辑与非)，如上所述，在复位动作时，强电介质电容CF1的残留极化状态要达到P2(即，s＝1)，这样能将逻辑算子设定为NOR(逻辑或非)。

图7B，在逻辑算子设定为NOR时，表示第1和第2运算数据y1、y2、输出线ML值(逻辑运算结果)之间的关系。从图7B可知，此时逻辑运算电路进行的逻辑运算是ML＝y1 NOR/y2(y1和y2的逻辑或非)。

那么，将图1所示的逻辑运算电路1用框图表示的话，就象图8A一样，在图8A中，将强电介质电容CF1用存储功能块15表示，将强电介质电容CF1、CF2及晶体管MP用逻辑运算功能块17表示。

即图1所示的逻辑运算电路1可以认为是这样的电路，使存储功能块15中存储着规定的逻辑算子，在逻辑运算功能块17中，进行就该逻辑算子的第1和第2运算数据y1、y2的逻辑运算，根据该运算结果控制晶体管MP的ON、OFF。

图8B是表示使用在图1中所示逻辑运算电路1的串联加法器21的框图。串联加法器21具备全加器23、寄存器功能部25。全加器23，将两个1位的二进制数a、b及从低位的进位c作为输入，进行加法运算，算出该二进制数a、b以及从低位的进位c之和sum以及进位carry。寄存器功能部25，在时钟线CLK控制下，将进位carry作为下一位加法运算时的进位c。

在使用串联加法器21进行多位的两个数值A、B加法运算中，从最低位到最高位，只要反复进行上述加法运算就可以。

图9表示用逻辑运算电路1实现图8B所示的串联加法器21时的电路图。如图9所示，串联加法器21具备第1块BK1和第2块BK2。

第1块BK1，具备和图1所示的逻辑运算电路1同样的3个逻辑运算电路31、41、61。逻辑运算电路31、41、61具备与图1所示的逻辑运算电路一样的时钟线CLK、反相时钟线/CLK、复位线RS，在这些控制信号线上，施加与逻辑运算电路1一样的控制信号。只是，逻辑运算电路31、41、61，具备相当于逻辑运算电路1预置线PRE的控制信号线的反相复位线/RS。在反相复位线/RS施加复位线RS的反相信号。

第2块BK2，具备和图1所示的逻辑运算电路1同样的4个逻辑运算电路32、42、52、62。在逻辑运算电路32、42、52、62中，控制信号线的连接，和构成第1块BK1的逻辑运算电路31、41、61情况大致相同。只是，在第1块BK1和第2块BK2中，时钟线CLK和反相时钟线/CLK连接相反。

图10是表示构成第1块BK1的逻辑运算电路31、41、61和构成第2块BK1的逻辑运算电路32、42、52、62上分别施加的控制信号的时序图。构成第1块BK1的逻辑运算电路和构成第2块BK1的逻辑运算电路，按照一起施加在时钟线CLK上的控制信号的一个周期内，进行1次动作那样构成。可知两者的动作相差控制信号的1/2周期。

返回图9，在构成第1块BK1的逻辑运算电路31中，和逻辑运算电路1(参照图8A)的情况同样，在存储功能块33中，预先存储逻辑算子。在逻辑运算功能快35中，对于逻辑算子，第1和第2运算数据a、b及从低位的进位c进行运算。

根据该运算结果，控制晶体管37的ON、OFF。因此晶体管37的输出为“b NAND/c”。在这里，如果将逻辑与(AND)和逻辑或(OR)分别用“·”和“+”表示的话，晶体管37的输出为“/(b·/c)”。

同样，逻辑运算电路41的晶体管47的输出为“/(c·/b)”。

在接OR51中，将逻辑运算电路31的晶体管37输出和逻辑运算电路41的晶体管47输出一起进行负逻辑的逻辑或运算(即，正逻辑的逻辑与)。因此在接OR51的输出线ML11的值为“/((b·/c)+(c·/b))”。因此，在图9所示的反相器53的输出为“(b·/c)+(c·/b)”即“b EXOR c”(b和c的逻辑异或)。

另一方面，接在逻辑运算电路61的晶体管67输出端子的输出线ML12的值为“/(b·c)”。因此，图9所示反相器53的输出为“b·c”。

同样，在第2块BK2中，反相器54的输出，即串联加法器21输出的和sum为“a EXOR b EXOR c”。另外，反相器56的输出，即串联加法器21的进位carry，为“b·c+a·(b EXOR c)”。

这样，因为使用在图1所示的逻辑运算电路1，所以能够很容易组成串联加法器21。

图11是表示使用图1所示的逻辑运算电路1的串并联型的流水线乘法器的构成的一例框图。该流水线乘法器141构成为：将4位被乘数s和4位乘数b的乘法运算，分割为乘数b的位数即4级(level)，依次连续进行。如在图11所示，第1～第4级运算部141a～141d，进行第1～第4级运算。

例如，第2级运算部141b，具备要素部分与生成部的逻辑与电路142，和要素运算装置的串联型流水线全加器143。另外，图中，用矩形围起来的st是表示存储部的符号，用圆包围的+表示全加器的符号。第2和第3级运算部141c和141d也是同样构成的。只是，第1级运算部141a，不具备全加器。

图12是为说明流水线乘法器141动作的图。图中从左向右依次表示第1～第4级动作。另外，关于各级的动作，在图中表示为自上而下按步(时间顺序)进行。图中被圆围起来的V是表示逻辑与电路142的符号。另外，图中，在第2～第4级中，在同一级的内，将表示相邻全加器的符号，自上而下用带箭头的虚线连接起来，表示进位过程。

例如，在流水线乘法器141的第2级运算部141b中动作，即第2级动作，由图12左侧第2列表示。因此第2级运算部141b的例如第3步(第3周期)的动作，自图12的左边第2列上数第3个动作，即图中用Q表示。说明了在流水线乘法器141第2级运算部141b第3步中的动作。

首先，在逻辑与电路142中，构成被乘数s的4个位当中在第2级中作为现在运算对象的被乘数位s1，和构成乘数b的4个位当中在第2级所对应的位b1之间，进行逻辑与运算，接着，被算出的上述逻辑与、和在前一级的第1级中的部分积、和关于运算对象被乘数位s1前一位s0的第2级进位，3个二进制数的和，用流水线全加器143算出。

在流水线全加器143中算出的结果，作为运算对象被乘数位s1在第2级中的部分积，传送到下一级第3级。另外，在该加法运算时生成的进位，被作为运算对象被乘数位s1在第2级进位被存储。

第3和第4级运算部141c和141d的动作也一样。只是，第1级运算部141a，计算作为要素部分积的逻辑与，但不进行加法运算。

图13是表示流水线乘法器141的第2级运算部141b的构成框图。图14是表示第2级运算部141b的构成逻辑电路图。在图14中，多个小的横向长的长方形分别表示存储部。第2级运算部141b，按照将第2级逻辑运算分割为4个阶段(stage)并依次连续执行那样构成。

如图13所示，第2级运算部141b的第1～第4阶段运算部145a～145d，进行第1～第4阶段运算。图中，长方形所围的FP，分别表示在图1所示的逻辑运算电路1(Functional Pass Gate)。

第1阶段运算部145a，从构成被乘数s的各个位中，取入现在将要进行运算的1个位，作为运算对象被乘数sj，进行存储动作。

第2阶段运算部145b，在前一阶段被存储的运算对象被乘数sj，和构成乘数b的各位当中与第2级相对应的位b1之间的逻辑与，用逻辑与电路142，作为运算对象的被乘数位sj在第2级中的要素部分积，计算并存储；同时，取入在第1阶段中被存储的运算对象被乘数位sj，进行存储动作。

第3和第4阶段运算部145c和145d，计算出在前一阶段计算出来的第2级要素部分积、在第1级的部分积Pj、及运算对象被乘数位sj的前一位相关的第2级进位C1这3个二进制数的和，作为运算对象被乘数位sj在第2级中的部分积Pj+1存储，同时该加法运算时所生成的新进位，作为关于运算对象被乘数位sj在第2级的进位，用流水线全加器143进行存储动作。

第3和第4阶段运算部145c和145d，而且还取入在第2阶段中存储的运算对象被乘数位sj，作为下一级第3级的运算对象被乘数位sj+1进行存储动作。

第3和第4级运算部141c和141d的构成也同上述第2级运算部141b的构成一样。只是，如上所述，第1级运算部141a不具备进位加法的逻辑运算电路。

另外，在图13所示的流水线全加器143，可以认为是进行上述第3和第4阶段所对应的第1和第2加法运算阶段的运算的逻辑运算装置。这时，流水线全加器143，具备为进行第1和第2加法运算阶段的运算的第1和第2加法阶段运算部。

构成流水线全加器143的第1和第2加法阶段运算部，是分别从图13所示的第3和第4级运算部145c和145d中，去掉位于图右端逻辑运算电路1(Funtional Pass Gate)的电路。

即第1加法阶段运算部，将被加数和加数所对应的二进制数逻辑异或所对应的二进制数，用并联连接的一对逻辑运算电路1，作为第1加法运算的结果计算，并进行存储动作，同时，对在这之前进行的第2加法运算阶段中输出的进位，也进行存储动作。

第2加法阶段运算部，在第1加法阶段运算部中计算出的第1加法结果和在第1加法运算阶段中存储的进位所对应的二进制数之间的逻辑异或所对应的二进制数所对应的二进制数，作为第2加法运算的结果，使用并联连接的另一对逻辑运算电路1，进行计算存储，同时将该第2加法运算的结果作为该流水线全加器143的加法运算结果，进行输出动作，同时使用多个逻辑运算电路1，计算出该加法运算中的进位，进行存储动作。

另外，在上述各实施方式中，作为负载元件使用了强电介质电容，但是，本发明并不局限于此。例如，作为负载元件也可以用普通电介质电容。使用普通电介质电容作为负载元件时，可以构成专用电容，作为负载元件例如也可以利用第1基准电位和第1信号线之间的寄生容量。另外，作为负载元件也可以使用输出用晶体管的栅极电容。

另外，负载元件，并不是局限于电容。作为负载元件，例如也可以用电阻。使用电阻作为负载元件时，该电阻的两端为上述第3和第4端子。

另外，作为负载元件也可以使用晶体管。作为负载元件，例如，使用FET(场效应晶体管)时，该FET的一对输入输出端子(漏极端子和源极端子)为上述的第3和第4端子。此时，在该FET的栅极端子上，预先施加适当的电压，例如电源电位Vdd即可。

而且，作为负载元件，也可以使用上述电容、电阻及晶体管的适当组合。

另外，在上述各实施方式中，输出用的晶体管是以N沟道MOSFET为例，进行说明的，但是本发明并不局限于此。例如，晶体管MP使用P沟道MOSFET，也同样可适用于本发明。另外，输出用晶体管使用除MOSFET以外的晶体管，运算结果输出部不具备输出用晶体管，这些都能适用于本发明。

另外，在上述实施方式中，作为非易失性存储元件，是以强电介质电容为例进行说明，但是在本发明中的非易失性存储元件并不局限于强电介质电容为。一般讲，作为非易失性存储元件，可以采用具有迟滞特性的元件。

图15A～图17B，作为非易失性存储元件，以使用TMR(TunnelMagnetoresistance)元件(隧道磁阻元件)的逻辑运算电路为例进行说明的图。图15A表示作为非易失性存储元件使用TMR元件151时的逻辑运算电路一部分平面示意图。图15B、C分别表示在图15A的截面b-b、截面c-c处的截面图。

如图15A～图15B所示，TMR元件151具备：由电介质构成的薄膜状的非磁性层165；由强磁性体构成的一对强磁性层161、163。强磁性层161、163，按照夹着非磁性层165那样层叠。按照夹着TMR元件151那样配置一对输入线167、169。输入线167、169，分别按照接在强磁性层161、163那样配置。

输入线167、169，分别对应着第1和第2信号线。接在强磁性层161、163的输入线167、169部分，分别对应着非易失性元件第1和第2端子161a、163a。

在输入线167、169上，可以分别流过期望方向的电流。强磁性层163也称为自由层，构成为根据流入输入线167、169的电流的组合，改变磁化方向。另一方面，强磁性层161也被称为固定层，构成为根据流入到输入线167、169的电流不改变磁化方向。在本例中，强磁性层161的磁化方向，在图上固定为右方向(第1磁化方向)。

图16A～图16D是说明在写入动作中，流入到输入线167、169的电流IC1、IC2的方向和强磁性层163磁化方向的变化之间的关系图。在图16A～图16D中，电流IC1在垂直纸面的方向的从纸面流向我们的方向作为IC1＝0，电流IC1在垂直纸面的方向的从纸面流向远离我们的方向作为IC1＝1。电流IC2的情况也同样。在这时的输入线167、169周围发生的磁场方向用圆弧线箭头表示。

如图16A、图16D所示，电流IC1、IC2同向的时候，在TMR元件151附近，发生在输入线167、169周围的磁场互相抵消，因此强磁性层163的磁化方向不变。即强磁性层163的存储内容和写入动作前的存储内容相同。

另一方面，如图16B，图16C所示，电流IC1、IC2反向的时候，在TMR元件151附近，发生在输入线167、169周围的磁场互相增强，因此强磁性层163的磁化方向分别为在图中的右方向(第1磁化方向)或者左方向(第2磁化方向)。即，强磁性层163的存储内容，根据写入动作，更新成与电流IC1、IC2的流向对应的内容。

这样，根据控制电流IC1、IC2，能够在TMR元件151中写入数据。

图17A、B是说明基于写入在TMR元件151中的数据，控制晶体管MP的方法，即读出动作方法的说明图。晶体管MP的栅极端子，通过输入线167，连接在TMR元件151的端子161a上。TMR元件151的端子163a，通过输入线169连接在电源153上。

TMR元件151的电阻，根据隧道磁阻效应，在强磁性层161、163磁化方向相同时变小，磁化方向不同时变大。因此，如图17A、B所示，电源153的电压一定(例如电源电位Vdd)，强磁性层163的磁化方向向右时流过的电流，与强磁性层163的磁化方向向左时流过的电流相比要大。利用这个性质，基于写入TMR元件151中的数据，可以控制晶体管MP。

这时，在写入动作之前的强磁性层163的磁化方向向右的状态、向左的状态，分别使其对应着状态数据(即规定的逻辑算子所对应得非易失状态)s＝1、s＝0。在写入动作时，流入输入线167的电流IC1的方向IC1＝0、IC1＝1，使其分别对应于第1运算数据y1＝0、y1＝1；在写入动作时，流入到输入线169的电流IC2的方向IC2＝0、IC2＝1，使其分别对应于第2运算数据y2＝0、y2＝1；在读出动作时，在输入线169上施加电源电位Vdd时，晶体管MP为ON的状态、和OFF的状态，分别使其对应运算结果数据z＝0、z＝1，在本实施方式中的逻辑运算电路，与使用强电介质电容作为非易失性存储元件的上述逻辑运算电路相同，可知满足下面的式子。

z＝/s AND y1 NAND/y2 OR s AND(y1 NOR/y2)

依据本发明的逻辑运算电路具备第1强电介质电容、第1和第2信号线、和运算结果输出部。第1强电介质电容能够保持规定逻辑算子所对应的极化状态，并具有第1和第2端子。第1和第2信号线能够在保持了逻辑算子所对应的极化状态的第1强电介质电容的第1和第2端子上分别施加第1和第2运算数据，并分别与第1和第2端子连接。根据施加2个运算数据而得到的第1强电介质电容的极化状态，输出有关逻辑算子的第1和第2运算数据的逻辑运算结果，并连接在第1信号线上。

依据本发明的逻辑运算方法，具备：在具有第1和第2端子的第1强电介质电容上保持规定逻辑算子所对应的极化状态的步骤；在保持了逻辑算子所对应的极化状态的第1强电介质电容的第1和第2端子上分别施加第1和第2运算数据的步骤；和根据通过施加2个运算数据而得到的第1强电介质电容的极化状态，获得依据逻辑算子的第1和第2运算数据的逻辑运算结果的步骤。

因此，根据上述逻辑运算电路或者逻辑运算方法，将第1强电介质电容的极化状态，预先对应着逻辑运算结果，根据在保持了规定的逻辑算子所对应极化状态的第1强电介质电容上通过施加第1和第2运算数据而得到的第1强电介质电容的新极化状态，可以获得关于该逻辑算子的第1和第2运算数据的逻辑运算结果。即使用强电介质电容能够进行数据的逻辑运算。

在依据该发明的逻辑运算电路中，第1和第2信号线，在分别施加第1和第2运算数据之前，为了在第1强电介质电容上生成逻辑算子所对应的极化状态，分别连接在第1基准电位和第2基准电位中的一方电位以及第1和第2基准电位中的另一方电位。

因此，通过第1和第2信号线，能够在强电介质电容中存储期望的逻辑算子。因此，不仅仅是第1和第2运算数据，逻辑算子也可以随时改写。即可以对任意2个数据进行期望的逻辑运算。

在依据该发明的逻辑运算电路中，运算结果输出部具备负载元件，其具有连接在第1信号线上的第3端子、和连接在第1基准电位上的第4端子；在逻辑运算结果输出部输出时，将第1信号线接在第1基准电位上之后解除其连接，然后，将第2信号线连接在与第1基准电位不同的第2基准电位上，基于此时在第1信号线上发生的电位，输出逻辑运算结果。

因此，通过适当设置第1强电介质电容和负载元件的特性，基于发生在负载元件上的分压，可以知道准确的逻辑运算结果。

在依据该发明的逻辑运算电路中，运算结果输出部具备输出用晶体管，其具有连接在第1信号线上的控制端子、和将输入到控制端子上的控制信号所对应的输出信号输出的输出端子。该输出用晶体管，作为控制信号，当施加比该输出用晶体管的阈值电压更接近第1基准电位的电位时成为OFF，当施加比该阈值电压更接近第2基准电位的电位时成为ON。逻辑运算结果，通过该输出用晶体管的输出信号获得。

因此，根据在保持了逻辑算子所对应的极化状态的第1强电介质电容上通过施加第1和第2运算数据而得到的第1强电介质电容的新极化状态所发生的第1信号线电位，与阈值相比如果更接近第1基准电位，那么输出用晶体管为OFF；与阈值相比如果更接近第2基准电位，那么输出用晶体管为ON。因此通过预先适当设定晶体管的阈值电压，可以得到作为该输出用晶体管的输出信号的逻辑运算结果。

依据本发明的逻辑运算电路，具备：第1强电介质电容，其具有第1和第2端子；第1和第2信号线，其分别与第1和第2端子连接；第2强电介质电容，其具有连接在第1信号线上的第3端子，和连接在第1基准电位上的第4端子；和输出用晶体管。该输出用晶体管具有连接在第1信号线上的控制端子、和将输入到控制端子的控制信号所对应的输出信号输出的输出端子，作为控制信号，当施加比该输出用晶体管的阈值电压更接近第1基准电位的电位时成为OFF，当施加比该阈值电压更接近第2基准电位的电位时成为ON。该逻辑运算电路构成为进行以下的动作。即，该逻辑运算电路通过将第1和第2信号线分别连接在第1基准电位和第2基准电位中的一方电位以及第1和第2基准电位中的另一方电位，在上述第1强电介质电容上生成规定逻辑算子所对应的极化状态。该逻辑运算电路，然后，通过在第1和第2信号线上分别施加第1和第2运算数据，将第1强电介质电容的极化状态，作为逻辑算子、第1及第2运算数据这3个要素的组合所对应的极化状态。该逻辑运算电路，然后，通过将第1和第2信号线均连接在第1基准电位，在第1强电介质电容的残留极化状态不发生变化，将第1信号线预充电到第1基准电位。该逻辑运算电路，然后，解除施加在第1信号线上的电压，同时将第2信号线连接到第2基准电位，对应此时发生在第1信号线上的电位，将出现在输出用晶体管的输出端子上的输出信号，作为关于逻辑算子的第1和第2运算数据的逻辑运算结果而得到。

因此，通过预先适当设定输出用晶体管的阈值电压，能够将逻辑运算结果通过该输出用晶体管的输出信号得到。即，采用强电介质电容可以进行数据的逻辑运算。

在依据该发明的逻辑运算电路中，根据逻辑算子、第1及第2运算数据这3个要素的组合决定的第1强电介质电容的残留极化状态，是第1残留极化状态和与该第1残留极化状态相反极化方向的第2残留极化状态中的任一个。输出用晶体管的阈值电压，是对应于在第1强电介质电容上的第1和第2残留极化状态，在逻辑运算时在第1信号线上生成的两个电位之间的电压。

因此，作为第1强电介质电容的第1或者第2残留极化状态被保存的逻辑运算结果，能够容易采用该输出用晶体管的ON或者OFF形式表示。

在依据该发明的逻辑运算电路中，负载元件是第2强电介质电容。因此，第1强电介质电容和负载元件在同一工序中制作，可以吸收工序偏差所带来地误差。因此，能够得到更高可靠性的逻辑运算电路。

依据本发明的逻辑运算电路，具备：非易失性存储元件，其保持对应于规定逻辑算子的非易失状态，具有第1和第2端子；和运算结果输出部，根据通过在非易失性存储元件的第1和第2端子上分别施加作为二值数据的第1和第2运算数据y1和y2而得到的非易失性存储元件的状态，作为二值数据的运算结果数据z输出有关逻辑算子的第1和第2运算数据y1和y2的逻辑运算结果；该逻辑运算电路构成为：采用二值数据的状态数据s表现规定逻辑算子所对应的非易失状态时，运算结果数据z实质上满足z＝/s AND y1 NAND/y2 OR s AND(y1 NOR y2)的关系式。

因此通过预先使非易失性存储元件的非易失状态和运算结果z对应，根据在保持了规定逻辑算子所对应的非易失状态s的非易失性存储元件上通过施加第1和第2运算数据y1和y2而得到的非易失性存储元件的新非易失状态，能够得到关于该逻辑算子的第1和第2运算数据y1和y2的逻辑运算结果z。即，使用非易失性存储元件能够进行数据的逻辑运算。另外，在施加第1和第2运算数据y1和y2之前，通过控制非易失性存储元件的非易失状态s，这样能够进行期望的逻辑运算。

在依据该发明的逻辑运算电路中，非易失性存储元件包含强电介质电容；非易失状态是该强电介质电容的残留极化状态。因此，通过使用强电介质电容作为非易失性元件，能够高速且低电压进行写入。

依据本发明的逻辑运算电路，具备：非易失性存储元件，其保持规定逻辑算子所对应的非易失状态；和运算结果输出部，其根据通过在非易失性存储元件上分别施加第1和第2运算数据而得到的非易失性存储元件的状态，输出关于逻辑算子的第1和第2运算数据的逻辑运算结果，并与非易失性存储元件的第1端子连接。

因此，通过预先使非易失性存储元件的非易失状态和逻辑运算结果相对应，根据在保持了规定逻辑算子所对应的非易失状态的非易失性存储元件上通过施加第1和第2运算数据而得到的非易失性存储元件的新非易失状态，能够得到关于该逻辑算子的第1和第2运算数据y1和y2的逻辑运算结果。即，使用非易失性存储元件能够进行数据的逻辑运算。

依据本发明的逻辑运算装置，构成为：通过将上述任一项的逻辑运算电路串联和/或并联配置，进行所期望的逻辑运算。

因此，通过将用1个电路兼作为逻辑运算部和存储部的上述逻辑运算电路多个进行组合，进行期望的逻辑运算，这与另外设置存储部的以往的逻辑运算装置相比，能够将包含配线所需面积在内的电路面积做得相当小。因此能够大幅度地提高装置的集成度，同时可以抑止功耗。另外，因为存储是非易失性的，不需要为保持存储的电力。因此能够降低动作时的消耗功率，同时待机时几乎不消耗电力。另外，也不需要防备电源断流的备用电源。而且，作为非易失性元件使用含有强电介质电容的元件时，可以达到写入动作高速化的目的。

依据本发明的逻辑运算装置，进行两个以上的二进制数加法运算，其特征在于，构成为：通过将上述任一项的逻辑运算电路串联和/或并联配置，进行加法运算。

因此，通过将用1个电路兼作为逻辑运算部和存储部的上述逻辑运算电路多个进行组合，构成加法器，与以往的加法器相比，能够将包含配线所需面积在内的电路面积做得相当小。因此能够大幅度地提高装置的集成度，同时可以抑止功耗。另外，因为存储是非易失性的，不需要为保持存储的电力。因此能够降低加法动作时的消耗功率，同时待机时几乎不消耗电力。另外，也不需要防备电源断流的备用电源。而且，作为非易失性元件使用含有强电介质电容的元件时，可以达到写入动作高速化的目的。

在依据本发明的逻辑运算装置中，两个以上的二进制数，是被加数、加数及自下位的进位这3个二进制数；逻辑运算装置具备：计算3个二进制数的加法运算结果的加法结果运算部、和在3个二进制数的加法运算中计算进位的进位运算部。加法结果运算部，使用并联连接的一对逻辑运算电路，将3个二进制数中的2个二进制数所对应的二进制数逻辑异或所对应的二进制数，作为第1加法运算结果计算出来，同时使用并联连接的另一对逻辑运算电路，将第1加法运算结果和3个二进制数中的余下1个二进制数所对应的二进制数之间的逻辑异或对应的二进制数，作为第2加法运算的结果计算出来，计算出的第2加法运算结果作为该加法结果运算部的输出。进位运算部，使用多个逻辑运算电路，基于3个二进制数，计算出在3个二进制数的加法运算中的进位，计算出的进位作为该进位运算部的输出。

因此，使用为计算存储加法运算结果的2对逻辑运算电路和为计算存储进位的多个逻辑运算电路，能够构成全加器。这样能够很容易构成高集成度、低功耗的全加器。

依据本发明的逻辑运算装置，通过将逻辑运算分割为多个阶段后依次连续实行，构成为：通过将上述任一项的逻辑运算电路串联和/或并联配置，进行逻辑运算。

因此，通过将用1个电路兼作为逻辑运算部和存储部的上述逻辑运算电路多个进行组合，构成各阶段，与以往的流水线逻辑运算装置相比，能够将包含配线所需面积在内的电路面积做得相当小。因此能够大幅度地提高装置的集成度，同时可以抑止功耗。另外，因为存储是非易失性的，不需要为保持存储的电力。因此能够降低动作时的消耗功率，同时待机时几乎不消耗电力。另外，也不需要防备电源断流的备用电源。而且，作为非易失性元件使用含有强电介质电容的元件时，可以达到写入动作高速化的目的。

在依据本发明的逻辑运算装置中，逻辑运算包含被加数、加数、及自下位的进位这3个二进制数的加法运算；该逻辑运算装置具备：第1加法阶段运算部，其进行包含计算并存储的动作的第1加法运算阶段的运算，在该计算并存储的动作中，使用并联连接的一对逻辑运算电路，将3个二进制数中的2个二进制数所对应的二进制数的逻辑异或所对应的二进制数，作为第1加法运算结果进行计算并存储；第2加法阶段运算部，其在第1加法运算阶段的运算后进行第2加法运算阶段的运算，包括：使用并联连接的另一对逻辑运算电路，将第1加法运算结果和3个二进制数中余下1个二进制数所对应的二进制数之间的逻辑异或所对应的二进制数所对应的二进制数，作为第2加法运算结果进行计算并存储，同时将该第2加法运算结果作为该逻辑运算装置的加法运算结果输出的动作；和使用多个逻辑运算电路基于3个二进制数将该3个二进制数的加法运算中的进位输出的动作。

因此，通过将为计算加法运算结果的2对逻辑运算电路和为计算进位的多个逻辑运算电路分割成两个阶段运算部进行配置，能够构成流水线全加器(Pipelined Full Adder)。这样能够很容易构成高集成度、低功耗的全加器。

依据本发明的逻辑运算装置，将2个二进制数的乘法运算分割为多级后依次连续执行，具备：部分积生成部，生成被乘数和乘数的部分积；和加法部，作为要素运算装置预备多个权利要求15的逻辑运算装置，使该要素运算装置与各级对应配置成多段，将部分积和/或前一段的加法运算结果作为输入，依次进行各段的加法运算并得到运算结果。

所以，通过将上述流水线全加器作为要素运算装置与乘法运算的各级对应，配置成多段，能够构成流水线乘法器(Pipelined Multiplier)，这样能够很容易构成高集成度、低功耗的流水线乘法器。

在依据本发明的逻辑运算装置中，多级，至少是相当于乘数的位数的级数；部分积生成部由分别配置在进行各级运算的各级运算部中的要素部分积生成部所构成；加法部由在至少进行第2级以后运算的各级运算部中分别配置的要素运算装置所构成。至少进行第2级以后运算的各级运算部具备：第1阶段运算部，其进行包含存储动作的第1阶段的运算，在该存储动作中，将构成被乘数的各位中成为现在运算对象的一个位作为运算对象被乘数位保存；第2阶段运算部，其在第1阶段的运算之后进行包含计算并存储的动作的第2阶段的运算，在该计算并存储的动作中，使用要素部分积生成部，将运算对象被乘数位和构成乘数各位中对应该级的位之间的逻辑与，作为该运算对象被乘数位在该级中的要素部分积进行计算并存储；和第3和第4阶段运算部，其在第2阶段的运算之后进行第3和第4阶段的运算，包括：使用要素运算装置，计算出在该级中的要素部分积、在前一级中的部分积、以及有关该运算对象被乘数位的前一位在该级中的进位这3个二进制数之和，作为该运算对象被乘数位在该级的部分积进行存储，同时将在该加法运算中产生的进位作为该运算对象被乘数位在该级中的进位进行存储的动作。

因此，在与乘数的位数相当数目的级运算部上，预先分别赋予相应的位值，同时将被乘数的各位值依次赋予第1级运算部，在中间级运算部，以规定的延迟从前一级运算部依次赋予被乘数的各位值，由此能够构成串并联的流水线乘法器。这样能够很容易构成高集成度、低功耗的串并联流水线乘法器。

在上述中，虽然以优选实施方式对本发明进行了说明，但是各术语并非为了限定而使用，而仅为说明而使用，在不超出本发明的范围和精神的情况下，可以在权利要求书的范围内进行变更。