具有可编程多上下文加速器电路的系统

摘要

本发明涉及具有可编程多上下文加速器电路的系统。提供了一种系统，其包括耦合到可编程加速协处理器的主处理器。协处理器可以包括用于实现物理功能和多个相关联的虚拟功能的逻辑。协处理器可以包括被配置成执行管理功能的静态可编程资源接口电路（PIC）和一个或多个部分重配置区域，其每个可以加载有加速器功能单元（AFU）。AFU还可以被划分为AFU上下文（AFC），其每个可以被映射到虚拟功能之一。PIC使得能够实现硬件发现/枚举和设备驱动器的加载，使得维持安全隔离和接口性能。