多通道ADC同步采样中频接收机及同步采样方法

摘要

本发明公开了一种多通道ADC同步采样中频接收机及同步采样方法，首先多通道ADC模块对信号进行采样，并将采样转换的数字信号传递到FPGA芯片，再经FPGA芯片配合四通道数字下变频器完成I/Q分量的提取，最后将提取后的I/Q分量传递给DSP芯片处理。本发明具有多通道信号采样，采样时钟相互独立，并能控制内外部时钟智能切换，同时采用多通道ADC模块和四通道数字下变频器与FPGA芯片的组合，处理效率高，成本低廉。

说明书

技术领域

本发明涉及一种数字中频处理技术，特别是多通道ADC同步采用中频接收机及同步采用方法。

背景技术

现有的中频数字化接收机主要由单个的模数转换器（ADC）和数字下变频器组成，其中模数转换模块主要完成模拟中频信号的采样，并转化得到数字化的中频信号，数字下变频器将感兴趣的信号转换至基带，同时做抽样率变换及滤波处理，得到正交的I、Q信号后送后续的数字信号处理器进行基带信号处理，在整个中频接收机里面数字下变频器是整个中频数字化接收机的核心，但通常情况下，现有的中频数字化接收机仅能实现单通道的信号采样，工作效率低，工作方式单一。对于现有的多通道中频接收机的实现方法，通常是设有多个AD通道，每个AD通道对应一个ADC模块，ADC模块采样转换后，经数字下变频器处理后再与FPGA模块连接，这样的设计虽然能保证多通道采样处理的精确率，但每一个AD通道就需要一块与之对应的数字下变频器，不仅成本高昂，同时还增加了板子设计的难度。

专利申请号：200680002094.X公开了一种低中频接收机及其采样方法，它包括低中频接收机对射频信号进行采样，以将其转换为非零频域的数字信号。其次，非非零频域的数字信号进行补偿，以滤除其中的干扰信号。最后将已补偿的信号频移动到零频域，通过使用根据该发明的接收机及其采样方法，可以容易除零频域外的如DC漂移和互调分量的干扰，而不会对有用信号造成任何影响。但该发明只能针对单一的信号处理，效率及其低下，但无法做到全概率接收。

发明内容

本发明的目的在于克服现有技术的不足，提供一种具有多通道信号采样，采样时钟相互独立，并能控制内外部时钟智能切换，同时采用多通道ADC模块和四通道数字下变频器与FPGA芯片的组合，处理效率高，成本低廉的多通道ADC同步采样中频接收机及同步采样方法。

本发明的目的是通过以下技术方案来实现的：多通道ADC同步采样中频接收机，它包括第一FPGA芯片、第二FPGA芯片、第三FPGA芯片、第一DSP芯片、第二DSP芯片、第一多通道ADC模块、第二多通道ADC模块和时钟分配模块，第一多通道ADC模块的信号输出与第一FPGA芯片的信号输入连接，第一FPGA芯片与第一DSP芯片之间通过双向多通道数据传输线连接，第二多通道ADC模块的信号输出与第二FPGA芯片的信号输入连接，第二FPGA芯片与第二DSP芯片之间有双向多通道数据连接，第一FPGA芯片通过总线与第二FPGA芯片连接，第一DSP芯片通过总线与第二DSP芯片连接，第一FPGA芯片和第二FPGA芯片分别与北斗/GPS接口连接，第三FPGA芯片通过SPI总线与北斗/GPS接口连接，第一FPGA芯片通过总线与第三FPGA芯片连接，第一DSP芯片通过总线分别与DDR2内存和非易失闪存连接，第二DSP芯片通过总线分别与DDR2内存和非易失闪存连接，第一FPGA芯片通过总线分别与非易失闪存和四通道数字下变频器连接，第二FPGA芯片通过总线分别与非易失闪存和四通道数字下变频器连接，时钟分配模块的输出分别与第一多通道ADC模块和第二多通道ADC模块连接；

多通道ADC模块：对多个AD通道的信号进行采样，并进行模数转换；

FPGA芯片：配合四通道数字下变频完成基带转换，并提取I/Q分量，将经过脉宽匹配滤波器的I、Q分量送入DSP芯片；

时钟分配模块：为第一多通道ADC模块和第二多通道ADC模块分别提供内时钟或外时钟，或进行时钟切换。

所述的时钟分配模块信号输入端分别与温补晶振的信号输出端和外时钟的信号端连接。

多通道ADC同步采样中频接收机的同步采样方法，它包括有以下步骤：

S1：第一多通道ADC模块对通道AD4、通道AD5、通道AD6进行信号采样，第二多通道ADC模块对通道AD1、通道AD2、通道AD3进行信号采样，采样期间，时钟分配模块分配给两组ADC模块相互独立的同步时钟信号；

S2：经过第一多通道ADC模块和第二多通道ADC模块采样转换后的信号分别传递给第一FPGA芯片和第二FPGA芯片；

S3：第一FPGA芯片和第二FPGA芯片配合四通道数字下变频器完成I/Q分量的提取，经过脉宽匹配滤波器的I/Q分量分别送入第一DSP芯片和第二DSP芯片进行数字信号处理。

它还包括四通道数字下变频的实现方法，其步骤如下：

SS1：采样后的中频信号，经过NCO移频为零中频信号后，传递给CIC滤波器；

SS2：经过CIC滤波器抽取滤波，半带滤波器采样滤波和SRRC滤波器整形滤波处理后输出变频处理后的基带信号。

本发明的有益效果是：具有多通道信号采样，采样时钟相互独立，并能控制内外部时钟智能切换，具有北斗和GPS双定位功能，同时采用多通道ADC模块和四通道数字下变频器与FPGA芯片的组合，处理效率高，成本低廉。

附图说明

图1为本发明的结构示意图；

图2为本发明的采样步骤。

具体实施方式

下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。

如图1所示，多通道ADC同步采样中频接收机，它包括第一FPGA芯片、第二FPGA芯片、第三FPGA芯片、第一DSP芯片、第二DSP芯片、第一多通道ADC模块、第二多通道ADC模块和时钟分配模块，第一多通道ADC模块的信号输出与第一FPGA芯片的信号输入连接，第一FPGA芯片与第一DSP芯片之间通过双向多通道数据传输线连接，第二多通道ADC模块的信号输出与第二FPGA芯片的信号输入连接，第二FPGA芯片与第二DSP芯片之间有双向多通道数据连接，第一FPGA芯片通过总线与第二FPGA芯片连接，第一DSP芯片通过总线与第二DSP芯片连接，第一FPGA芯片和第二FPGA芯片分别与北斗/GPS接口连接，第三FPGA芯片通过SPI总线与北斗/GPS接口连接，第一FPGA芯片通过总线与第三FPGA芯片连接，第一DSP芯片通过总线分别与DDR2内存和非易失闪存连接，第二DSP芯片通过总线分别与DDR2内存和非易失闪存连接，第一FPGA芯片通过总线分别与非易失闪存和四通道数字下变频器连接，第二FPGA芯片通过总线分别与非易失闪存和四通道数字下变频器连接，时钟分配模块的输出分别与第一多通道ADC模块和第二多通道ADC模块连接；

多通道ADC模块：对多个AD通道的信号进行采样，并进行模数转换；

FPGA芯片：配合四通道数字下变频完成基带转换，并提取I/Q分量，将经过脉宽匹配滤波器的I、Q分量送入DSP芯片；

时钟分配模块：为第一多通道ADC模块和第二多通道ADC模块分别提供内时钟或外时钟，或进行时钟切换。

所述的时钟分配模块信号输入端分别与温补晶振的信号输出端和外时钟的信号端连接。

多通道ADC同步采样中频接收机的同步采样方法，如图2所示，它包括有以下步骤：

S1：第一多通道ADC模块对通道AD4、通道AD5、通道AD6进行信号采样，第二多通道ADC模块对通道AD1、通道AD2、通道AD3进行信号采样，采样期间，时钟分配模块分配给两组ADC模块相互独立的同步时钟信号；

S2：经过第一多通道ADC模块和第二多通道ADC模块采样转换后的信号分别传递给第一FPGA芯片和第二FPGA芯片；

S3：第一FPGA芯片和第二FPGA芯片配合四通道数字下变频器完成I/Q分量的提取，经过脉宽匹配滤波器的I/Q分量分别送入第一DSP芯片和第二DSP芯片进行数字信号处理。

它还包括四通道数字下变频的实现方法，其步骤如下：

SS1：采样后的中频信号，经过NCO移频为零中频信号后，传递给CIC滤波器；

SS2：经过CIC滤波器抽取滤波，半带滤波器采样滤波和SRRC滤波器整形滤波处理后输出变频处理后的基带信号。