用于同步第一时钟域与第二时钟域之间的数据移交的设备

摘要

本发明的实施例提供了一种用于同步第一时钟域与第二时钟域之间的数据移交的设备。该设备包括计算器、同步脉冲生成器、相位信息提供器以及反馈路径。用第一时钟域的时钟对计算器设置时钟并且该计算器被配置为提供描述同步脉冲在第二时钟域的时钟处的时间位置的同步脉冲周期持续时间信息。用第二时钟域的时钟对同步脉冲生成器设置时钟并且同步脉冲生成器被配置为生成同步脉冲，使得同步脉冲位于同步脉冲周期持续时间信息描述的时间位置处。用第二时钟域的时钟对相位信息提供器设置时钟并且相位信息提供器被配置为提供描述同步脉冲与第一时钟域的时钟之间的相位关系的相位信息。反馈路径被配置用于将相位信息反馈至计算器。另外，计算器被配置为基于相位信息来调整同步脉冲周期持续时间信息。

说明书

技术领域

本发明的实施例涉及用于同步第一时钟域与第二时钟域之间的数据移交（handover）的设备。本发明的一些实施例涉及针对高数据速率的分数采样率（fractional sample rate）转换器的同步。

背景技术

针对数据移交的两个时钟域的同步用在各种各样的应用中，诸如用在采样率转换器（SRC）和分数采样率转换器（FSRC）中。

发明内容

本发明的实施例提供了一种用于同步第一时钟域与第二时钟域之间的数据移交的设备。该设备包括计算器、同步脉冲生成器、相位信息提供器以及反馈路径。用第一时钟域的时钟对计算器设置时钟并且该计算器被配置为提供描述同步脉冲在第二时钟域的时钟处的时间位置的同步脉冲周期持续时间信息。用第二时钟域的时钟对同步脉冲生成器设置时钟并且同步脉冲生成器被配置为生成同步脉冲，使得同步脉冲位于同步脉冲周期持续时间信息描述的时间位置处。用第二时钟域的时钟对相位信息提供器设置时钟并且相位信息提供器被配置为提供描述同步脉冲与第一时钟域的时钟之间的相位关系的相位信息。反馈路径被配置用于将相位信息反馈至计算器。另外，计算器被配置为基于相位信息来调整同步脉冲周期持续时间信息。

本发明的一些实施例提供了一种用于同步第一时钟域与第二时钟域之间的数据移交的设备。该设备包括计算器、同步脉冲生成器、相位信息提供器、反馈路径、第一数据处理器以及第二数据处理器。用第一时钟域的时钟对计算器设置时钟并且该计算器被配置为提供描述同步脉冲在第二时钟域的时钟处的时间位置的同步脉冲周期持续时间信息。用第二时钟域的时钟对同步脉冲生成器设置时钟并且同步脉冲生成器被配置为生成同步脉冲，使得同步脉冲位于同步脉冲周期持续时间信息描述的时间位置处。用第二时钟域的时钟对相位信息提供器设置时钟并且相位信息提供器被配置为提供描述同步脉冲与第一时钟域的时钟之间的相位关系的信息。反馈路径被配置用于将相位信息反馈至计算器。用第一时钟域的时钟对第一数据处理器设置时钟并且第一数据处理器被配置为处理输入数据，使得与第一时钟域同步地提供用于至第二时钟域的移交的重载（reload）值和增量值。第二数据处理器用第二时钟域的时钟对第二数据处理器设置时钟并且第二数据处理器被配置为与第二时钟域同步地且响应于同步脉冲而接收重载值和增量值。第二数据处理器还被配置为处理重载值和增量值使得与第二时钟域同步地提供输出数据。另外，计算器被配置为基于相位信息来调整同步脉冲周期持续时间信息。

本发明的进一步的实施例提供了一种用于同步第一时钟域与第二时钟域之间的数据移交的方法。在第一步骤中，在第一时钟域中提供同步脉冲周期持续时间信息，其描述同步脉冲在第二时钟域的时钟处的时间位置。在第二步骤中，在第二时钟域中生成同步脉冲，使得同步脉冲位于同步脉冲周期持续时间信息描述的时间位置处。在第三步骤中，在第二时钟域中提供相位信息，其描述同步脉冲与第一时钟域的时钟之间的相位关系。在第四步骤中，将相位信息反馈至第一时钟域。在第五步骤中，基于相位信息来调整同步脉冲周期持续时间信息。

附图说明

本文参照附图来描述本发明的实施例。

图1示出了根据本发明的实施例的用于同步第一时钟域与第二时钟域之间的数据移交的设备的框图。

图2示出了还包括第一数据处理器和第二数据处理器的、图1中示出的用于同步第一时钟域与第二时钟域之间的数据移交的设备的框图。

图3示出了根据本发明的实施例的分数采样率转换器的框图。

图4在图中示出了图3中示出的分数采样率转换器的低频时钟域和高频时钟域的示例性定时。

图5示出了根据本发明的实施例的图3中示出的分数采样率转换器的第二数据处理器和重载计数器的框图。

图6示出了根据本发明的实施例的还包括控制器的、图3中示出的分数采样率转换器的数控振荡器的框图。

图7示出了用于同步第一时钟域与第二时钟域之间的数据移交的方法的流程图。

在下面的描述中，用相同或者等同的参考数字来标示相同或等同元件或者具有相同或等同功能性的元件。

具体实施方式

在下面的描述中，阐述了多个细节以提供对本发明的实施例的更透彻的解释。然而，本领域技术人员将清楚，可以在没有这些具体细节的情况下实践本发明的实施例。在其他实例中，以框图形式而非详细地示出熟知的结构和设备以免模糊本发明的实施例。此外，除非另有特别指出，否则后文描述的不同实施例的特征可以彼此组合。

图1示出了根据本发明的实施例的用于同步第一时钟域102与第二时钟域104之间的数据移交的设备100的框图。设备100包括计算器106、同步脉冲生成器108、相位信息提供器110和反馈路径112。用第一时钟域102的时钟clk₁对计算器106设置时钟并且计算器106被配置为提供同步脉冲周期持续时间信息114，同步脉冲周期持续时间信息114描述同步脉冲116在第二时钟域104的时钟clk₂处的时间位置。用第二时钟域104的时钟clk₂对同步脉冲生成器108设置时钟并且同步脉冲生成器108被配置为生成同步脉冲116，使得同步脉冲116位于同步脉冲周期持续时间信息114描述的时间位置处。用第二时钟域104的时钟clk₂对相位信息提供器110设置时钟并且相位信息提供器110被配置为提供相位信息118，相位信息118描述同步脉冲116与第一时钟域102的时钟clk₁之间的相位关系。反馈路径112被配置用于将相位信息118反馈至计算器106。另外，计算器106被配置为基于相位信息118来调整同步脉冲周期持续时间信息114。

在实施例中，用第一时钟域102的时钟clk₁对计算器106设置时钟，其中用第二时钟域104的时钟clk₂对同步脉冲生成器108设置时钟，第二时钟域104的时钟clk₂例如比第一时钟域102的时钟clk₁大，或者相反。同步脉冲生成器108被配置为在同步脉冲周期持续时间信息114描述的时间位置处生成同步脉冲116。由此，仅可以在第二时钟域104的例如上升或下降时钟边沿的时钟处生成同步脉冲116，因为用第二时钟域104的时钟clk₂对同步脉冲生成器108设置时钟。因此，同步脉冲116位于第二时钟域104的特定时钟处，例如特定上升或下降时钟边沿处，该特定时钟由同步脉冲周期持续时间信息114描述的时间位置来限定。

此外，同步脉冲周期持续时间信息114可以描述同步脉冲116的时段并且因此描述了同步脉冲116的时间位置。通过反馈描述同步脉冲116与第一时钟域102的例如上升或下降时钟边沿的时钟clk₁之间的相位关系的相位信息118，计算器106可以计算同步脉冲周期持续时间信息114（或者同步脉冲116的时段），使得同步脉冲116位于或者移动到期望的时间位置。

换言之，根据本发明的概念的设备100能够通过借助于同步脉冲生成器108生成的同步脉冲116来建立第一时钟域102与第二时钟域104之间的同步的相位关系，来例如为第一时钟域102与第二时钟域104之间的安全数据移交提供第一时钟域102与第二时钟域104之间的正确且不出故障的同步。

在一个实施例中，可以通过路径119将第一时钟域102的时钟clk₁馈送至相位信息提供器110中，其中相位信息提供器110可以被配置为检测同步脉冲116与第一时钟域102的时钟clk₁之间的相位关系并且提供相位信息118，使得相位信息118描述检测到的相位关系。

图2示出了还包括第一数据处理器120和第二数据处理器122的、图1中示出的用于同步第一时钟域102与第二时钟域104之间的数据移交的设备100的框图。用第一时钟域102的时钟clk₁对第一数据处理器120设置时钟并且第一数据处理器120被配置为处理输入数据124，使得与第一时钟域102的时钟clk₁同步地提供用于向第二时钟域104的移交的数据值126。用第二时钟域104的时钟clk₂对第二数据处理器122设置时钟并且第二数据处理器122被配置为与第二时钟域104的时钟clk₂同步地并且响应于同步脉冲116而接收数据值126。第二数据处理器122还被配置为处理数据值126，使得与第二时钟域的时钟clk₂同步地提供输出数据128。

在一些实施例中，计算器106可以被配置为提供同步脉冲周期持续时间信息114，使得同步脉冲116的时间位置维持在相对于第一时钟域102的时钟clk₁而限定的目标位置周围的预定区域内。例如，目标位置可以在第一时钟域102的例如后续的上升或下降时钟边沿的后续时钟之间的中央。

另外，计算器106可以被配置为提供同步脉冲周期持续时间信息114，使得同步脉冲周期持续时间信息114描述不同于第一时钟域102的时钟clk₁的位置的同步脉冲116在第二时钟域104的时钟clk₂处的时间位置。通过不将同步脉冲116定位或放置在第一时钟域102的时钟clk₁的位置处或附近，可以保证建立和保持时间，由此在第一时钟域102与第二时钟域104之间提供安全的数据移交。

在另一实施例中，可以通过路径119将第一时钟域102的时钟clk₁馈送至相位信息提供器110中，其中相位信息提供器110可以被配置为检测同步脉冲116与第一时钟域102的时钟clk₁之间的相位关系并且提供相位信息118，使得相位信息118描述检测到的相位关系。

下文中，描述作为用于同步第一时钟域102与第二时钟域104之间的数据移交的设备100的示例性实施例的分数采样率转换器（FSRC）。此外，第二时钟域104的时钟频率与第一时钟域102的时钟频率之间的频率比是分数，其中第二时钟域104的时钟频率大于第一时钟域102的时钟频率。换言之，在下文中，用低频率f_clk,low对第一时钟域102设置时钟并且第一时钟域102被称为低频时钟域，其中用高频率f_clk,high对第二时钟域104设置时钟并且第二时钟域104被称为高频时钟clk_high域。自然地，以下描述的特征也可应用于图1和2中示出的用于同步第一时钟域102与第二时钟域104之间的数据移交的设备100。

图3示出了根据本发明的实施例的分数采样率转换器100的框图。分数采样率转换器100包括计算器（NCO）106、重载计数器111、反馈路径112、第一数据处理器（低频部分）120和第二数据处理器（高频部分）122。

计算器106可以被配置为提供同步脉冲周期持续时间信息114，使得同步脉冲周期持续时间信息114表示高频时钟域中的时钟数量114。由此，同步脉冲周期持续时间信息114限定了后续同步脉冲116之间在高频时钟域中的时钟数量，并且因此限定了同步脉冲116的时段。此外，计算器106可以被配置为通过增加或减少高频时钟域中的时钟数量114来调整同步脉冲116的时间位置，以便保持同步脉冲116与低频时钟域102的时钟clk_low之间的预定相位关系。

如图3中所示，计算器106可以实现为数控振荡器（NCO）。此外，在一个实施例中，重载计数器111可以包括图1和2中示出的同步脉冲生成器108和相位信息提供器110。

用低频时钟域102的时钟clk_low对数控振荡器106和第一数据处理器120设置时钟，其中用高频时钟域104的时钟clk_high对重载计数器111和第二数据处理器122设置时钟。

在一个实施例中，第一数据处理器120可以被配置为处理输入数据124，使得与低频时钟域102同步地提供用于向高频时钟域104的移交的重载值126_1和增量值126_2。第二数据处理器122被配置为与高频时钟域104同步地并且响应于同步脉冲（重载信号）116而接收重载值126_1和增量值126_2。第二数据处理器122还被配置为处理重载值126_1和增量值126_2，使得与高频时钟域104同步地提供输出数据128。此外，在一个实施例中，同步脉冲116可以被称为重载信号或重载脉冲，因为第二数据处理器122被配置为响应于同步脉冲116而接收或者换言之重载重载值126_1和增量值126_2。

在全数字功率RF（RF=射频）发射机中，DCO（DCO=数字控制振荡器）输入信号和幅度路径（amplitude path）DAC（DAC=数模转换器）的输入信号的复制频谱可能出现在RF发射机的输出信号中。该复制频谱可能违反支持的传输标准的辐射掩蔽（emission mask），支持的传输标准诸如是全球移动通信系统（GSM）、通用移动电信系统（UMTS）、长期演进（LTE）、码分多址（CDMA）等。

由此，可以用低频时钟域102的时钟clk_low对DCO和幅度路径DAC（AM-DAC）设置时钟，其中可以用可以从DCO时钟得到的高频时钟域104的调制时钟clk_high对RF发射机设置时钟。

为了减小复制频谱的量值，可以应用DCO和AM-DAC（AM=幅度调制）输入信号至RF频率（或高频时钟域104的频率f_clk,high）的内插。该内插过程称为采样率（上）转换（SRC）。在全数字功率RF发射机中，数字信号处理的数据时钟速率（或低频时钟域102的频率f_clk,low）与DCO频率（或高频时钟域104的频率f_clk,high）一般具有非整数比。由于采样率的分数比（f_clk,high/f_clk,low），这些采样率转换器称为分数采样率转换器（FSRC）。该时钟速率（或采样率）的分数比可能在低频时钟域102与高频时钟域104之间的数据移交中引起问题。因此，低频时钟域102与高频时钟域104的细致同步是至关重要的。

此外，在射频（RF）系统中，由于输出处的高采样率（f_clk,high大于1GHZ），不能针对作为内插器和抽取器的级联的具有任意合理因子（f_clk,high/f_clk,low）的采样率转换器应用直接数字手段。在低频时钟域102（源域）和高频时钟域104（SYNC域）电路中划分采样率转换器。高频电路块（例如，重载计数器111和第二数据处理器122）从处于恒定的低频时钟clk_low时段的低频电路块（例如，数控振荡器106和第一数据处理器120）获得其输入值（例如，高频时钟域中的时钟数量114、重载值126_1和增量值126_2）。在高频块（或第二数据处理器122）中进行数据的上采样。这可以例如通过积分器的使用来进行。输入数据（或重载值126_1和增量值126_2）的重载由重载计数器111来控制，重载计数器111限定用于积分的时钟周期的数量（或高频时钟域中的时钟数量114）。

此外，重载计数器111的计数周期的数量（或高频时钟域中的时钟数量114）可以在数控振荡器106中计算，数控振荡器106也在低频速率上运行（或者用低频时钟域102的时钟clk_low来设置时钟）。为了正确操作，具有从低频时钟域102至高频时钟域104的无建立和保持违反的数据传送（或移交）是有价值的。这可以通过将重载计数器111的计数周期与低频时钟clk_low信号进行同步来实现。

如已经提及的，图3示出了分数采样率转换器100的结构。其包括计算用于分数采样率转换器100在高频部分（或第二数据处理器122）处运行的重载和增量值126_1和126_2的低频部分（或第一数据处理器120），高频部分（或第二数据处理器122）可以是一阶或高阶积分器。高频部分122的输入值（例如，重载值126_1和增量值126_2）的重载由重载计数器111来控制，重载计数器111对用于高频部分122中的积分的高频时钟周期（或高频时钟域104中的时钟）的数量进行计数（关于实现示例见图5）。在数控振荡器106中计算高频积分器的一个积分时段的时钟周期的数量（或高频时钟域中的时钟数量114）。

可以在重载计数器111中生成用于高频积分器（或第二数据处理器122）的重载信号116（见图5）。为了实现从低频时钟域102至高频时钟域104的安全（无建立和保持违反）的数据传送，可以同步该重载信号116与低频时钟（clk_low）的上升时钟边沿的（或之间的）相位关系。可替代地，可以同步重载信号116与低频时钟clk_low的下降时钟边沿之间的相位关系。

数控振荡器106生成计数周期的序列（或高频时钟域中的时钟数量114的序列），其包括值N=floor(频率比)和N+1。该序列的平均值等于分数采样率转换器100的高频率和低频率之比（f_clk,high/f_clk,low）。由此，函数N=floor(频率比)可以指定不大于该频率比的最大整数N。自然地，数控振荡器106还可以被配置为生成高频时钟域中的时钟数量114的其他序列，其中高频时钟域中的时钟数量114的平均值对应于高频时钟域104的时钟频率与低频时钟域102的时钟频率之间的频率比。

将这些值（或高频时钟域中的时钟数量114的项的序列）加载到以高频时钟速率（高频时钟域104的频率f_clk,high）递减到一的重载计数器111中。当在重载计数器111中达到值一时，生成重载信号116，并且用已经在本地寄存器（图5中的178）中可获得的下一计数值（或积分周期的数量；高频时钟域中的时钟数量114）来加载重载计数器111和新积分器输入值（或重载值126_1和增量值126_2）。在重新同步的低频时钟边沿上加载该寄存器178（见图5）。必须保证在生成下一重载信号116之前进行该寄存器（例如寄存器178）的重载。

这暗指重载信号116的平均周期时段等于低频时钟clk_low的时钟时段。因此，有可能以下面这样的方式将重载信号116的生成与低频时钟clk_low同步，从低频时钟域102至高频时钟域104的适当数据移交是可能的。

为了实现该同步，必须测量低频时钟clk_low与重载脉冲116之间的相位关系。该测量将在数控振荡器106中处理，其将建立正确的同步。将在重载计数器111中（或者更准确地，通过相位信息提供器110）进行相位关系的测量，用高频时钟clk_high对重载计数器111设置时钟。

图4在图中示出了图3中示出的分数采样率转换器100的低频时钟域102和高频时钟域104的示例性定时。由此，在图4中，自上而下示出了低频时钟clk_low的定时130；数控振荡器106的输出和第一数据处理器122的输出的定时132；调制的高频时钟clk_high的定时134；重载信号116的定时136；重载计数器序列（或图5中的计数器读数182）的定时138；以及高频输出数据128的定时。注意，在图4中，定时分别指代高频时钟域104的时钟clk_high和低频时钟域102的时钟clk_low的时钟边沿，例如上升或下降时钟边沿。

重载脉冲116的抖动142可以在一个高频时钟clk_high周期时段的范围内。因此，可以将重载脉冲116定位在两个低频时钟clk_low边沿（例如，上升或下降边沿）的中间以实现从低频时钟域102至高频时钟域104的适当数据传送。

当高时钟clk_high和低时钟clk_low的频率比（f_clk,high/f_clk,low）足够高时，重载脉冲116的抖动142可以适配在两个（后续）低频时钟clk_low周期之间。对于从低频时钟域102至高频时钟域104的无建立和保持违反的数据传送，这是必要条件。

在分数采样率转换器100中，例如将在sigma-delta调制器中生成数控振荡器序列（或高频时钟域中的时钟数量114的序列）。该sigma-delta调制的序列确定重载脉冲116的关于低频时钟clk_low边沿（例如，上升或下降时钟边沿）的抖动142。在分数采样率转换器100的高频时钟域104中生成的重载脉冲116可以定位在两个低频时钟clk_low边沿的中间以避免建立或保持违反的可能性。因此，必须（例如，通过相位信息提供器110）测量重载脉冲116与低频时钟clk_low边沿之间的相位关系。可以（例如，通过反馈路径112）将相位关系的测量（或相位信息118）反馈到数控振荡器106中用于纠正低频时钟clk_low边沿与重载脉冲116之间的相位关系。

可以通过在低频时钟clk_low的上升或下降时钟边沿上对重载计数器值（或图5中的计数器读数182）进行采样来测量相位关系。为了确保重载计数器111（或者更准确地，计数器读数182）的正确采样，可以将低频时钟clk_low的时钟边沿同步到高频时钟域104中。这给出了附加的相位关系的定时不确定性，当同步低频时钟域102与重载脉冲116时必须对此予以考虑。

图5示出了根据本发明的实施例的图3中示出的分数采样率转换器100的第二数据处理器122和重载计数器111的框图。第二数据处理器122包括积分器，其被配置为响应于重载信号116而提供作为输出数据128的重载值126_1，并且在高频时钟域104的每个后续时钟clk_high处将之前的输出数据递增增量值126_2。

第二数据处理器122包括用于增量值126_2的输入150、用于重载值126_1的输入152、用于对增量值126_2采样的寄存器154、加法器156、用于反馈之前的输出数据的反馈路径158、复用器160、用于对输出数据采样的寄存器162，以及用于提供输出数据128的输出164。注意，用高频时钟域104的时钟clk_high对上面列出的第二数据处理器122的块设置时钟。

用于增量值126_2的输入152耦合到用于响应于重载信号116而对增量值采样的寄存器154的输入。用于对增量值126_2采样的寄存器154的输出和用于反馈之前的输出数据的反馈路径158的输出耦合到加法器156的输入。加法器156被配置为将经采样的增量值126与之前的输出数据相加，以便将之前的输出数据递增增量值126。加法器156的输出和用于重载值126_1的输入152耦合到复用器160的输入。复用器160被配置为响应于重载信号116而在其输出处提供重载值126_1以及否则提供递增后的之前的输出数据。复用器160的输出耦合到用于与高频时钟域104同步地对输出数据128采样的寄存器162的输入。用于对输出数据128采样的寄存器162的输出耦合到反馈路径158和用于提供输出数据128的输出164。

重载计数器111包括同步脉冲生成器108、相位信息提供器110、用于高频时钟域104中的时钟数量114的输入170、用于除以2的低频时钟域102的时钟（clk_low/2）的输入172、计数器174、同步级176以及寄存器178。注意，用高频时钟域104的时钟clk_high对上面列出的重载计数器111的块设置时钟。

计数器174被配置为对高频时钟域104中的时钟进行计数并且提供计数器读数182。同步脉冲生成器108被配置为基于计数器读数182来生成重载信号116，使得重载信号116位于由高频时钟域中的时钟数量114限定的时间位置处。此外，在生成重载信号116时重置计数器读数182。

同步级176包括串联耦合的多个寄存器184和检测器电路186。同步级176被配置为将除以2的低频时钟域102的时钟（clk_low/2）同步到高频时钟域104中，并且在检测到低频时钟域102的时钟边沿（例如，上升或下降时钟边沿）时提供触发脉冲188。由此，在一个实施例中，数控振荡器106被配置为提供除以2的低频时钟域102的时钟（clk_low/2）。

如图5中所示，同步级176的多个寄存器184的第一寄存器的输入可以耦合到用于除以2的低频时钟域102的时钟（clk_low/2）的输入172。检测器电路186可以包括比较器，其中比较器的第一输入可以耦合到多个寄存器184的最后寄存器的输入，并且第二输入可以耦合到最后寄存器的输出。比较器可以被配置为当第一和第二输入处呈现的值互补时，例如当在第一输入处呈现二进制零并且在第二输入处为二进制一或者相反时，提供触发脉冲188。由此，在一个实施例中，比较器可以是XOR门。

此外，用于高频时钟域中的时钟数量114的输入170可以耦合到寄存器178的输入。寄存器178可以被配置为响应于触发脉冲188而对表示同步脉冲周期持续时间信息的高频时钟域中的时钟数量114采样。计数器174可以被配置为将计数器读数182重置为寄存器178采样的高频时钟域中的时钟数量114，并且与高频时钟域104的时钟clk_high同步地从高频时钟域中的时钟数量114开始对计数器读数倒计数。另外，同步脉冲生成器108可以被配置为将计数器读数188与预定义数进行比较，并且在该预定义数等于计数器读数188时生成重载信号116。

例如，同步脉冲生成器108包括比较器190，其被配置为将计数器读数188与预定义数（例如，一）进行比较，并且在该预定义数等于计数器读数188时生成重载信号116。可替代地，生成器108可以包括比较器190和寄存器192。在该情况中，比较器190被配置为将计数器读数188与预定义数（例如，二）进行比较，并且在该预定义数等于计数器读数188时生成重载信号，其中寄存器192被配置为将重载信号延迟一个高频时钟clk_high周期。

此外，相位信息提供器110可以包括被配置为响应于触发脉冲188而对计数器读数182采样的寄存器180。在该情况中，反馈路径112被配置为将经采样的计数器读数118反馈至数控振荡器106。可选地，相位信息提供器110可以包括输出181，其耦合到寄存器180并且被配置成为反馈路径112提供经采样的计数器读数118。

换言之，图5示出了包括积分器和重载脉冲生成器（或重载计数器111）的分数采样率转换器高频部分的可能实现。重载脉冲生成器111包括用于为了重载脉冲116的生成而对高频时钟clk_high边沿进行计数的计数器174。当生成重载脉冲116时，用下一重载值（或高频时钟域中的时钟数量114）来重载该计数器174。为了测量低频时钟clk_low与重载脉冲116的相位关系，在低频时钟clk_low边沿（或触发脉冲188）上对计数器值（或计数器读数182）采样。根据同步的除以二的低频时钟（clk_low/2）来检测低频时钟clk_low边沿。

经采样的计数器值（或经采样的计数器读数118）将被读回到数控振荡器106（其在低频时钟clk_low上运行）中。数控振荡器106包括以以下这样的方式纠正重载值（或高频时钟域中的时钟数量114）的控制环（图6中的200），即，低频时钟clk_low与重载脉冲116的相位关系实现从低频时钟域102至高频时钟域104的无建立和保持违反的数据传送。

图6示出了根据本发明的实施例的还包括控制器的、图3中示出的分数采样率转换器的数控振荡器的框图。控制器210被配置为调节同步脉冲周期持续时间信息114描述的高频时钟域中的时钟数量，以将相位信息118描述的经采样的计数器读数带向预定目标相位信息描述的预定义计数器读数。此外，在一个实施例中，控制器210的输出值（例如，借助于第一加法器196）与频率比值117相组合以获得同步脉冲周期持续时间信息114描述的高频时钟域中的时钟数量，频率比值117描述高频时钟域104的时钟频率与低频时钟域102的时钟频率之间的频率比。换言之，控制器210对馈送至数控振荡器106的频率比值117进行动作，频率比值117描述高频时钟域104的频率与低频时钟域102的频率之间的比（f_clk,high/f_clk,low或内插比）。频率比值117可以包括整数和/或分数部分。

例如，可以借助于第一加法器196将控制器210的输出值与频率比值117相加来增加或减小馈送至数控振荡器106中的频率比值117。另外，可以借助于第二加法器198将描述调制数据的调制数据值197加到馈送至数控振荡器106中的频率比值117。此外，第二加法器198可以耦合到复用器199的输出，复用器199被配置为依赖于二进制控制信号来在其输出处提供在其第一输入处呈现的调制数据值197或者在其第二输入处呈现的参考值（例如，零）。

此外，数控振荡器106可以包括反馈控制环200，其具有用于经采样的计数器读数118的输入202、第一寄存器204、第二寄存器206、复用器208、加法器209以及控制器210。注意，用低频时钟域102的时钟对图6中示出和上面列出的块设置时钟。

输入202耦合到第一寄存器204的输入和第二寄存器206的输入，其中第一寄存器204被配置为与低频时钟域102的上升时钟边沿同步地对经采样的计数器读数118重新采样，并且第二寄存器206被配置为与低频时钟域102的下降时钟边沿同步地对经采样的计数器读数118重新采样。第一和第二寄存器204和206的输出耦合到复用器208的输入，复用器208被配置为依赖于二进制控制信号来在其输出处提供第一寄存器204或第二寄存器206重新采样的经重新采样的计数器读数118。复用器208的输出耦合到加法器210，加法器210被配置为从经重新采样的计数器读数118减去预定计数器读数以便获得与预定计数器读数的偏差。预定计数器读数可以描述重载信号116的可编程位置。与预定计数器读数的偏差被馈送至控制器210中。

在一个实施例中，控制器210包括P或PI控制器（P=比例；PI=比例-积分）。此外，控制器210的输出耦合到第一加法器196以便与馈送至数控振荡器106中的频率比117相加。

换言之，图6示出了具有用于低频时钟域102与高频时钟域104的同步的控制环200的数控振荡器106的实现。数控振荡器106的任务是生成重载计数器值的序列（或高频时钟域中的时钟数量114的序列）和与分数内插比117的偏移值。当高频时钟clk_high被调制时（其是RF通信系统中的情况），调制数据197将（例如通过加法器198）加到内插比117以在内插比中予以考虑。

高频时钟域104与低频时钟域102的同步是通过实现反馈环（或控制环200）来实现的，该反馈环（或控制环200）将来自高频时钟域104的同步的低频时钟边沿的测量位置（计数器同步值或计数器读数194）与期望的位置（同步位置）进行比较。控制器210将反馈改变数控振荡器106的内插比117的时钟边沿的定时偏差，这将关于低频时钟clk_low信号来改变重载脉冲116的定时。

在一个实施例中，控制器210是像P或PI算法这样的简单线性控制器。还可能在控制器210中实现盲区（dead zone）。控制器210的该盲区可以有助于容许反馈值（或经采样的计数器读数118）的抖动，其由因为高频时钟域104中的低频时钟clk_low边沿的同步（例如通过同步级176）而导致的定时不确定性引入。

当高频与低频之比（f_clk,high/f_clk,low）确切地等于数控振荡器106的内插比时，控制器210可以刚好在内插器（或分数采样率转换器100）的启动相位期间是活动的。一旦建立了正确的相位关系，没有进一步动作应当是必要的。这将是当内插器100在PLL（PLL=锁相环）内部操作时的情况。如果实际内插比（f_clk,high/f_clk,low）与数控振荡器106中设置的内插比存在差异，则控制器210可以尝试纠正数控振荡器106的内插比。在该情况中，可以使用PI控制算法。

用于低频时钟域102与高频时钟域104中的重载信号116的同步的机制可以被视为一种（全数字）锁相环（PLL）。该PLL（像每个PLL一样）包括相位检测器（重载计数器111，或者更准确地，相位信息提供器110的采样寄存器180）、环过滤器（用于数控振荡器106内插比f_clk,high/f_clk,low的纠正的控制器210）以及生成要控制的相位信号（或重载信号116）的振荡器（重载计数器111）。

本发明的实施例通过建立两个时钟域之间的同步的相位关系，来为安全的数据移交提供两个时钟域（或低频时钟域102和高频时钟域104）的正确且不出故障的同步。在高频率f_clk,high上运行的电路（例如，第二数据处理器122和重载计数器111）可以保持为尽可能简单以便最小化电路复杂性和电流消耗。

此外，本发明的实施例可以用在内插电路中，但是它们不限于这些类别的电路。一般地，本发明的实施例可以用于两个时钟域（或低频时钟域102和高频时钟域104）之间的数据移交，其中必须用较低时钟信号的时钟速率（或低频时钟域102的频率f_clk,low）来进行较高时钟速率（或高频时钟域104的频率f_clk,high）上的数据的重载。

此外，本发明的实施例允许采用全数字内插，因为它们使能同步固定的低频时钟clk_low与可以从DCO时钟得到的调制的高频时钟clk_high。此外，这两个时钟域（或低频时钟域102和高频时钟域104）的同步允许从一个时钟域至另一个的无损的数据移交。

另外，本发明的实施例提供了用于两个不同（任意）时钟域（或低频时钟域102和高频时钟域104）之间的同步的数据移交的机制，其可以例如应用在分数采样率转换器（FSRC）中。分数采样率转换器可以用在全数字RF发射机中以用于数字频域（或低频时钟域102）与（调制）射频时钟域（或高频时钟域104）之间的采样率转换（内插）。这是通过在高速率上（或用高频时钟域104的频率f_clk,high）测量两个时钟域（或低频时钟域102和高频时钟域104）之间的相位关系来实现的。

该测量可以用在反馈控制环（图6中的200）中，该反馈控制环在低频率f_clk,low上操作以调整低频时钟clk_low与用于高频时钟域104中的数据重载的重载信号116之间的定时关系。

图7示出了用于同步第一时钟域与第二时钟域之间的数据移交的方法的流程图。尽管下面将方法提供为一系列步骤，但是步骤的精确顺序可以改变或者在一些情况中同时执行。另外，不是一定需要所有步骤都落入本发明的范围内。在第一步骤10中，在第一时钟域中提供同步脉冲周期持续时间信息，其描述要生成的同步脉冲在第二时钟域的时钟处的时间位置。在第二步骤20中，在第二时钟域中生成同步脉冲，使得同步脉冲位于同步脉冲周期持续时间信息描述的时间位置处。在第三步骤30中，在第二时钟域中提供相位信息，其描述同步脉冲与第一时钟域的时钟之间的相位关系。在第四步骤40中，将相位信息反馈至第一时钟域以基于该相位信息来调整同步脉冲周期持续时间信息。

在一些实施例中，可以提供同步脉冲周期持续时间信息，使得同步脉冲的时间位置维持在相对于第一时钟域的时钟而限定的目标位置周围的预定区域内。

此外，可以提供同步脉冲周期持续时间信息，使得同步脉冲周期持续时间信息表示第二时钟域中的时钟数量。

此外，用于同步第一时钟域与第二时钟域之间的数据移交的方法还可以包括对第二时钟域的时钟进行计数并且提供计数器读数的步骤。由此，可以基于计数器读数来生成同步脉冲，使得同步脉冲位于由第二时钟域中的时钟数量来限定的时间位置处。在生成同步脉冲时，可以重置计数器读数。

另外，用于同步第一时钟域与第二时钟域之间的数据移交的方法还可以包括以下步骤：处理输入数据，使得与第一时钟域同步地提供用于向第二时钟域的移交的数据值；与第二时钟域同步地并且响应于同步脉冲而接收该数据值；以及处理该数据值，使得与第二时钟域同步地提供输出数据。

本发明的进一步的实施例提供了用于同步第一时钟域与第二时钟域之间的数据移交的装置，该装置包括用于提供描述要生成的同步脉冲在第二时钟域的时钟处的时间位置的同步脉冲周期持续时间信息的装置。用第一时钟域的时钟对用于提供同步脉冲周期持续时间信息的装置设置时钟。用于同步数据移交的装置还包括用于生成同步脉冲使得同步脉冲位于同步脉冲周期持续时间信息描述的时间位置处的装置，其中用第二时钟域的时钟对用于生成同步脉冲的装置设置时钟。另外，提供用于提供描述同步脉冲与第一时钟域的时钟之间的相位关系的相位信息的装置，其中用第二时钟域的时钟对用于提供相位信息的装置设置时钟。最后，提供用于将相位信息反馈至用于提供同步脉冲周期持续时间信息的装置的装置，其中用于提供同步脉冲周期持续时间信息的装置被配置为基于相位信息来调整同步脉冲周期持续时间信息。

尽管已经在设备的上下文中描述了一些方面，但是应该清楚，这些方面也代表了对应方法的描述，其中，框或设备对应于方法步骤或方法步骤的特征。类似地，在方法步骤的上下文中描述的方面也代表了对应框或对应设备的项目或特征的描述。可以通过（或使用）例如像微处理器、可编程计算机或电子电路这样的硬件设备来执行一些或所有方法步骤。在一些实施例中，可以通过此类设备来执行某一个或多个最重要的方法步骤。

取决于特定的实现要求，可以在硬件中或在软件中实现本发明的实施例。该实现可以使用其上存储有电子可读控制信号的数字存储介质来执行，该数字存储介质例如是软盘、DVD、蓝光、CD、ROM、PROM、EPROM、EEPROM或闪速存储器，该数字存储介质与可编程计算机系统进行协作（或者能够进行协作），使得执行各个方法。因此，数字存储介质可以是计算机可读的。

根据本发明的一些实施例包括具有电子可读控制信号的数据载体，其能够与可编程计算机系统进行协作，使得执行本文描述的方法之一。

通常，本发明的实施例可以实现为具有程序代码的计算机程序产品，当计算机程序产品在计算机上运行时，程序代码运转来执行方法之一。程序代码例如可以存储在机器可读载体上。

其他实施例包括存储在机器可读载体上的用于执行本文描述的方法之一的计算机程序。

换言之，本发明方法的实施例因此是具有程序代码的计算机程序，当计算机程序在计算机上运行时，程序代码用于执行本文描述的方法之一。

因此，本发明方法的进一步的实施例是数据载体（或数字存储介质或计算机可读介质），其包括记录在其上的用于执行本文描述的方法之一的计算机程序。数据载体、数字存储介质或记录介质通常是有形的和/或非暂态的。

进一步的实施例包括被配置为或适于执行本文描述的方法之一的处理装置，例如计算机或可编程逻辑器件。

进一步的实施例包括其上安装有用于执行本文描述的方法之一的计算机程序的计算机。

根据本发明的进一步的实施例包括被配置为（例如，电子地或光学地）将用于执行本文描述的方法之一的计算机程序传送到接收机的设备或系统。接收机例如可以是计算机、移动设备、存储设备等等。该设备或系统例如可以包括用于将计算机程序传送到接收机的文件服务器。

在一些实施例中，可编程逻辑器件（例如，现场可编程门阵列）可以用于执行本文描述的方法的一些或全部功能性。在一些实施例中，现场可编程门阵列可以与微处理器协作，以便执行本文描述的方法之一。通常，这些方法优选地由任何硬件设备来执行。

以上描述的实施例仅仅是为了说明本发明的原理。应当理解，对本文描述的布置和细节的修改和变型对于本领域其他技术人员而言将是清楚的。因此，意图仅由待审未决的专利权利要求书的范围而非由通过对本文中实施例的描述和解释所呈现的具体细节来进行限制。