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【2h】

Minimizing Sensitivity to Delay Variations in High-Performance Synchronous Circuits

机译：最大限度地降低对高性能同步电路中延迟变化的敏感性

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Xun Liu; Marios C. Papaefthymiou; Eby G. Friedman;
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年度 1999
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1. Clock Period Minimization Method of Semi-Synchronous Circuits by Delay Insertion [J] . Yukihide KOHIRA, Atsushi TAKAHASHI IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences . 2005,第4期

机译：延迟插入的半同步电路时钟周期最小化方法
2. Delay variation tolerant clock scheduling for semi-synchronous circuits [J] . Hidetoshi Matsumura, Atsushi Takahashi 電子情報通信学会技術研究報告. VLSI設計技術. VLSI Design Technologies . 2001,第468期

机译：半同步电路的延迟变化容忍时钟调度
3. Delay variation tolerant clock scheduling for semi-synchronous circuits [J] . Hidetoshi Matsumura, Atsushi Takahashi 電子情報通信学会技術研究報告. 集積回路. Integrated Circuits and Devices . 2001,第471期

机译：半同步电路的延迟变化容忍时钟调度
4. Minimizing sensitivity to delay variations in high-performance synchronous circuits [C] . Xun Liu, Marios C. Papaefthymiou, Eby G. Friedman, Proceedings of the Third Workshop on Virtual Machines and Intermediate Languages . 2009

机译：降低对高性能同步电路中延迟变化的敏感性
5. Testing for path delay faults in synchronous digital circuits. [D] . Bose, Soumitra. 1996

机译：测试同步数字电路中的路径延迟故障。
6. A High Resolution On-Chip Delay Sensor with Low Supply-Voltage Sensitivity for High-Performance Electronic Systems [O] . Duo Sheng, Hsiu-Fan Lai, Sheng-Min Chan, 2015

机译：具有低电源电压灵敏度的高分辨率片上延迟传感器用于高性能电子系统
7. Minimizing Sensitivity to Delay Variations in High-Performance Synchronous Circuits [O] . Xun Liu, Marios C. Papaefthymiou, Eby G. Friedman 1999

机译：最大限度地降低高性能同步电路中延迟变化的灵敏度
8. Delay Test Generation for Synchronous Sequential Circuits. [R] . Devadas, S. 1989

机译：同步时序电路的延迟测试生成。

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