FPGAのDSPブロックを最大限利用するRSA暗号ハードウェアアルゴリズム

摘要

本稿では，RSA暗号化·復号化が含むべき乗剰余演算のための効率よいハードウェアアルゴリズムを提案する．このハードウェアアルゴリズムは，組込みDSPブロック（DSP48E）と組込みメモリブロック（Block RAM）を搭載したXilinx社のVirtex-5ファミリFPGA XC5VSX50T-1に実装するように設計されている．特に，このハードウェアアルゴリズムは，これら2つの組込みブロックを効率よく用い，1024ビットのべき乗剰余演算をたった1っのDSP48Eブロックと1つのBlockRAMを用いて行なう．実装の結果，このハードウェアアルゴリズムは，1024 ビットのべき乗剰余演算を最大44.8ms，平均33.8msで行なうことができる．また，1つのDSP48Eブロックと1つのBlock RAMのみを用いているので，1つのFPGA中に多くの回路を埋め込むことにより，複数のべき乗剰余演算を同時かつ並列に行なうことができる．