セルフアセンブリを基盤としたウェーハレベル三次元集積化技術

摘要

僅か数十ミクロンの極めて短いシリコン貫通ビア（TSV）により、上下に積み重ねられたデバイス間の電気的接続を可能とする三次元チップ積層は、配線信号遅延や消費電力増加などの問題を解決できる革新的なインテグレーション技術である。2009年12月にボルチモアで開催された半導体デバイス国際会議（IEDM）のSession 14：Process Technology-Advanced 3D Technology and Processingでも明らかなように、近年最も有力視されているのは、選別された良品チップのみをLSIウェーハ上に積層するchip-to-wafer三次元集積化技術である。しかし、従来のpick-and-placeによる逐次的なチップ積層では、アセンブリのスループット増大に伴う位置合わせ精度の低下というトレードオフの問題が顕在化してきた。この問題を解決するため、本報告では、液体の表面張力を利用して自己組織的にチップを搭載する技術“セルフアセンブリ”を用いた二種類のウェーハレベル三次元集積化技術を紹介する。