規則性予見演算器

摘要

減算と加算に関して入力パターンから出力の規則性を予見し，桁借り伝搬を抑制する設計法の提案を行う．また，FPGAでのシミュレーションによる既存の演算方式との性能を比較し，その結果，比較的高速で，かつ，ゲート数を抑え，モジュール化に向いた構成法であることが確認できた．このような入出力パターンの規則性予見を行う回路の設計法は算術演算用だけではなく，他の回路に適用することも可能であり，提案する設計法による加減算器について報告する．