アプリケーションプロセッサのための高速かつ最適なパイプライン構成を持つSIMD演算ユニット合成手法

摘要

組み込みシステム向けのプロセッサに採用されるアプリケーションプロセッサには，低面積，高性能に加え，高い設計生産性が要求される．本稿では，アプリケーションプロセッサを対象としたハードウェア／ソフトウェア(HW/SW)協調合成システムSPADESにおいて，プロセッサコアに付加可能なSIMD演算ユニットを高速かつ最適なパイプライン構成で合成する手法を提案する．提案手法では，SIMD演算ユニットを遅延時間が最小となるようにパイプライン化し，SIMD演算ユニットがプロセッサコアのクリティカルパスとならない場合，クリティカルパス遅延を違反しない範囲内でSIMD演算ユニットの面積増加量が最小となる位置にパイプラインレジスタを挿入することで，従来手法よりもパイプラインレジスタ挿入時の面積増加量を抑えられる．高速に最適解を求められるため，プロセッサのアーキテクチャ構成を探索する場合にも有効である．本手法を組み込んだSIMD演算ユニット生成システムでは最終的にSIMD演算ユニットのHDL記述を生成する．計算機実験により，本手法の有効性を評価し結果を報告する．