机译:用于高级电路综合的寄存器分配算法,以提高可测试性
Department of Automation, Tsinghua University, Beijing 100084, China;
Qingdao Branch, Naval Aeronautical Engineering Academy, Qingdao 266041, China;
high-level synthesis (HLS); register allocation; testability; weighted graph;
机译:用于高级电路综合的寄存器分配算法,以提高可测试性
机译:时序约束下的相对调度:数字电路的高级综合算法
机译:高级综合中功能单元和寄存器之间的互连分配
机译:高级综合技术,可为具有注册路由的FPGA生成深层流水线电路
机译:用于2D和3D系统的电路和物理综合与高级设计空间探索的耦合算法。
机译:齿状回电路特性提高了稀疏近似算法的性能
机译:改善数字电路行为合成的互连和寄存器分配。