机译:低密度奇偶校验码的算法和vlsi架构:第2部分-有效的编码架构
Western Digital Corporation, San Jose, CA 95035 USA;
Inst Telecomunicaciones Aplicaciones Multimedia, Universitat Politecnica de Valencia, Gandia, 46022, Spain;
Grupo de Invest Discapacidad Fisica y Sensorial, European University Miguel de Cervantes, Valladolid, 47012, Spain;
Parity check codes; Tutorials; Decoding; Very large scale integration; Memory management;
机译:低密度奇偶校验码的算法和VLSI架构:第1部分:低复杂度迭代解码
机译:非二进制低密度奇偶校验码的简化网格最小-最大解码器架构
机译:非二进制低密度奇偶校验码的宽松的Min-Max解码器架构
机译:准循环低密度奇偶校验码的高效高并行解码器架构
机译:使用实时计算的低密度奇偶校验解码器的面积和节能VLSI架构。
机译:使用通用Hebbian算法的高效多通道Spike排序VLSI架构
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