FPGAのDSPブロックを最大限利用するRSA暗号ハードウェアアルゴリズム

摘要

本稿では，RSA暗号化・復号化が含むべき乗剰余演算のための効率よいハードウェアアルゴリズムを提案する．このハードウェアアルゴリズムは，組込みDSPブロック（DSP48E）と組込みメモリブロック（Block RAM）を搭載したXilinx社のVirtex-5ファミリFPGA XC5VSX50T-1に実装するように設計されている．特に，このハードウェアアルゴリズムは，これら2つの組込みブロックを効率よく用い，1024ビットのべき乗剰余演算をたった1つのDSP48Eブロックと1つのBlock RAMを用いて行なう．実装の結果，このハードウェアアルゴリズムは，1024ビットのべき乗剰余演算を最大44.8ms，平均33.8msで行なうことができる．また，1つのDSP48Eブロックと1つのBlock RAMのみを用いているので，1つのFPGA中に多くの回路を埋め込むことにより，複数のべき乗剰余演算を同時かつ並列に行なうことができる．%The main contribution of this paper is to present an efficient hardware algorithm for modular exponentiation, which is a key operation of RSA encryption/decryption. Our hardware algorithm is designed to be implemented in on the Xilinx Virtex-5 family FPGA XC5VSX50T-1, which has embedded DSP blocks (DSP48E) and embedded memory blocks (BRAM). In particular, our hardware algorithm efficiently uses these two embedded blocks such that it uses only one DSP48E block and one Block RAM for 1024-bit modular exponentiation. The implementation results showed that it runs run in no more than 44.8ms and in expected 33.8ms for 1024-bit modular exponentiation. Since it uses only one DSP48E block and one Block RAM, the FPGA can implement a lot of circuits which perform modulo exponentiation in parallel, in the same time.