同時多重に発生する過渡故障に耐性を持つ順序回路の提案と評価

摘要

本研究では，著者らの研究グループが提案したレジスタニ重化による順序回路高信頼化手法の拡張について検討する．レジスタの三重化によって，過渡故障が同時多重に最大2クロック周期の長さまで継続しても自己回復可能な手法を提案する．この手法を小規模なプロセッサコアに適用し，実際に耐故障性を強化する例を示す．回路全体の面積オーバミヘッドを評価し，想定した耐故障性を確認する．%This paper discusses the extension of highly reliable technique for sequential circuits using duplicate register which has been already presented by author's research group. A new approach by triplicate register enables the circuit to recover even in the case that simultaneous occurrence of multiple transient faults continues for 2 clock cycles. The concrete microprocessor for applying this technique is constructed to exhibit actually enhanced dependability. Overhead on circuit area is estimated and the fault tolerance under our assumptions is confirmed.