[招待講演]MPSoCのレイアウト評価と階層レイアウト手法

摘要

This paper presents a reconfigurable/hierarchical layout method and evaluation for MPSoC(Multi/Many Core Processor System On a Chip) by using Networks-on-Chip (NoCs) architecture. Currently, the layout design time is quite significant, because of the complexity involved with the verification of timing and signal integrity constraints. This limits the possibility to perform incremental changes at the physical design stage. However, a NoC which connects IP cores by network interfaces can be easily reconfigured during place and route. In general,a strict hierarchical design method can provide ease of reconfigurability, but it results in worse area and timing with respect to a flat layout method, which, on the other hand, does not provide reconfigurability. In this paper, first, we evaluate and confirm the advantages of NoC. And then, we propose a rough hierarchical layout which combines the benefits of both hierarchical and flat layout design styles. Experimental results show area and performance numbers similar to the ones achieved by a flat layout as well as reconfigurability characteristics similar to the ones provided by a strict hierarchical layout.%システムの複雑化に伴ってSystem on Chip(SoC)には多数のプロセッサコアが搭載されることが今後予想 されている。このようなSoCはMPSoC(Multi/Many Core Processor System On a Chip)と呼ばれ、実装された多数のコア間の接続手法が大きな問題となると予想されており、従来のバス接続に変わって接続信号をパケツト化して通信するNetwork On Chip(NoC)が有望視されている。現在においてもSoCの物理設計、すなわち配置配線には、多数の論理素子の接続のために膨大な配線を行う必要があり多大な時間が必要となっているが、今後のコア数の増大に従ってさらに多大な時間が必要となる。しかし、NoCを利用すると多数のコアの配置配線の時間が大幅に短縮される他、接続の規則性からなる再構成容易性からコア数の增加やコアの交換といつた回路の一部修正が簡単になると予想されている。本稿では、MPSoCにおけるNoCの優位性を確認するため、1)一般的なバスベースMPSoCとNoCベースのMPSoCとのレイアウト結果における総配線長やツールの運用時間などの比較、2)NoCのレイアウト手法、3)コア数の増大や、コアの交換などの場合のバスベースMPSoCとNoCベースのMPSoCのレイアウト結果の比較などを行った。その結果、16コア以上のMPSoCの場合、NoCはバスベースと比較してそう配線長や再構成容易性の観点で優位性があることを確認できた。