机译:基于VHDL的射频集成电路仿真的模拟节点模型
Regensburg Univ. of Appl. Sci., Regensburg, Germany;
Analog; RF; RF integrated circuit (RFIC); mixed signal; modeling; simulation; system on a chip (SoC); verification; very-high-speed integrated-circuit hardware description language (VHDL);
机译:基于仿真的Posnomial性能模型的生成,用于模拟集成电路的尺寸确定
机译:具有集成电路的仿真程序强调电路模拟双栅极正反馈场效应晶体管的紧凑型建模
机译:使用用于评估互补金属氧化物半导体技术的模型和路线图作为带有集成电路重点模型生成器的预仿真程序,以进行早期技术和电路仿真
机译:使用SPICE电路建模套件对集成电路中的电磁干扰进行仿真
机译:用于高性能集成电路的硅锗化物基异质结双极晶体管的建模,仿真和设计。
机译:昆虫触角叶中嗅觉回路的形态学建模:I.尖峰局部中间神经元的模拟
机译:RF CMOS集成电路中基板噪声的建模和仿真
机译:用于性能建模的并行超高速集成电路(VHsIC)硬件描述语言(VHDL)仿真