机译:更正为:FPGA上的AES硬件加速器,具有改进的吞吐量和资源效率
Natl Inst Technol, Dept Comp Sci & Engn, Tiruchchirappalli, Tamil Nadu, India;
Natl Inst Technol, Dept Comp Sci & Engn, Tiruchchirappalli, Tamil Nadu, India;
机译:校正:AES硬件加速器在FPGA上提高吞吐量和资源效率
机译:FPGA上的AES硬件加速器,具有改进的吞吐量和资源效率
机译:使用时间压缩支撑多穗码的硬件尖峰神经加速器的吞吐量和效率
机译:DRAB-LOCUS:用于FPGA上的硬件加速器共置的高效区域性AES架构
机译:用于提高数据中心资源效率的硬件软件技术
机译:使用时间压缩支撑多穗码的硬件尖峰神经加速器的吞吐量和效率
机译:基于高吞吐量FPGA的硬件加速器,用于使用高级合成放气的压缩和减压