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冯海涛; 王爽; 周刚;
中国电子科技集团公司第四十七研究所;
沈阳110032;
综合; 触发器; 锁存器;
机译:使用Verilog进行数字逻辑设计:编码和RTL综合
机译:从原子行为描述到Verilog RTL或C ++ / SystemC:使用Bluespec进行设计
机译:我的特殊IC生产!Averilog HDL 8 Verilog HDL的RTL描述简介
机译:在硬件中实现C设计:实际使用的功能齐全的ANSI C to RTL Verilog编译器
机译:寄存器传输级别(RTL)设计中基于片上系统(SoC)的硬件加速。
机译:实验人体机器人协作情景中的视觉和RTLS安全实施
机译:基于TLM-RTL系统基于Verilog的OCP设计验证框架
机译:用于验证RTL Verilog的词级谓词抽象和细化
机译:Spice到Verilog网表转换器以及使用Spice进行Verilog和Verilog进行Spice翻译的设计方法
机译:低功耗RTL设计的时钟设计方法和低功耗RTL设计的时钟
机译:在混合语言混合信号设计中连接verilog-AMS和VHDL-AMS组件
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