改进结构的64位CMOS并行加法器设计与实现

摘要

介绍了一个用于高性能的微处理器和DSP处理器的快速64位二进帛并行加法器，为了提高速度，改进了加法器,结构，该结构大大减少了加法器各级门的延迟时间，基于改进的加法器结构，有效地使用动态复合门、时钟延迟多米诺逻辑和场效应管尺寸缩小技术，可以取得良好的电路性能，该加法器采用UMC2.5V0.25μm1层多晶5层金属的CMOS工艺实现，完成一次加法运算的时间是700ps，比传统结构的加法器快20％，面积和功耗分别是0.16mm2和200mW@500MHZ,与传统结构加法器相当。