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赵厚科; 李祖君;
西南民族大学电气信息工程学院;
四川成都610225;
佳木斯大学理学院;
黑龙江佳木斯154007;
Verilog; HDL; 数字电路设计; 抢答模块;
机译:在FPGA和SoC器件上实现高效的SR锁存PUF
机译:Xilinx FPGA的基于亚稳态真随机数发生器的锁存锁存组合物
机译:基于Verilog HDL定点算法和状态机控制的通用混沌信号发生器的设计和FPGA实现
机译:使用锁存方法的相控阵DBF的FPGA实现
机译:在Altera MAX Plus II开发环境下,使用Verilog HDL测试基于嵌入式内核的时序电路的实现。
机译:基于模型的设计浮点累加器。研究案例:支持向量机内核功能的FPGA实现
机译:基于FPGA的FFT协处理器的设计与实现使用Verilog硬件描述语言
机译:基于单事件翻转发生率的基于sRam的FpGa设计中的容错实现
机译:在FPGA设备上实现IEC 61131-3控制规范的方法,作为仿真建模和仿真的Verilog HDL描述
机译:语音芯片和文本处理设备的实现,以实现基于教育领域的半导体芯片的用户友好型教育娱乐(语言友好产品),以及实现基于教育领域(一般领域)的半导体芯片的数字娱乐(日常生活产品)的实现文字处理设备
机译:生成时钟信号,以实现基于周期的,可重复的基于FPGA的FPGA硬件加速器
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