基于FPGA的Canny算法硬件加速电路设计

摘要

为了保证Canny算法在图像处理中的实时性,采用Verilog语言对Canny算法进行了硬件加速电路设计,并进行了时序仿真及门级仿真验证。时序仿真结果显示该硬件加速电路最高工作频率为37.16 MHz。门级仿真结果显示,硬件加速电路以20 MHz的时钟频率工作处理一幅320×240目标图像,响应时间为3.9048 ms,实现了毫秒级的实时图像处理。设计的Canny算法硬件加速电路可用于设计专门IP核,还可推广应用于ASIC芯片设计,对于Canny算法芯片化设计具有一定的现实意义。