一种用于数模混合电路的可测试性设计IP核

摘要

介绍了一种用于数模混合电路的可测试性设计IP核。该IP核可作为辅助测试的模块嵌入到数模混合电路中,利用串口通信技术,由单片机(MCU)或FPGA向IP内部串行输入控制信号,完成对待测数模混合电路的数字校正和模拟校正或者输出待测电路中的部分静态电压节点,由此提高测试的成功率。电路采用TSMC 65nm工艺设计并流片,功耗为600μW,核心面积为110μm×80μm,适合数模混合电路的片上集成。