时序电路伪随机测试法的一种结构和技术

摘要

本文介绍的寄存器结构和发生器的设计,可借助电路初始输入端的并行伪随机模式,实现固定时序检测。推荐的寄存器结构和寄存器控制方法采用试测电路(CUT)和自然时序的有效方式,周期地改变寄存器的输出偏压,使其接近0.5(即扩展输出数据流的“1”状态的范围)。因此,当并行伪随机测试模式加到被测电路的输入线路时,在规定时间外可能产生一个较正常时更大的扩展电路状态。利用寄存器的修改可以设计一个简单硬件系统,该系统同时适用于芯片测试和外部测试。实验表明,在一个相对短的测试时间内,可以得到一个大故障区域。