VHDL语言分析器的设计与实现

摘要

ＶＨＤＬ高级综合系统是逻辑设计领域的热点，作为其前端的ＶＨＤＬ语言分析器是综合系统中其它各子系统（如综合、模拟等）的支撑，它生成ＶＨＤＬ源描述的中间格式并将此结果存入数据库供其它子系统引用。本文重点介绍基于ＶＨＤＬ ＩＥＥＥ１０７６－１９８７全集的ＶＨＤＬ语言分析器的设计与实现技术，并给出了有关结果，该分析器通过了许多实例。