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基于FPGA的高速并行Viterbi译码器的设计与实现

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摘要

针对319卷积编码,提出一种Viterbi译码器的FPGA实现方案.该方案兼顾了资源消耗和译码效率,通过有效的时钟和存储介质复用,实现了高速并行的译码功能,并利用Verilog语言在Xilinx ISE 6.2中进行了建模仿真和综合实现.

著录项

来源
《电子技术应用》 |2007年第1期|30-32|共3页
作者
童琦; 何洪路; 吴明森;
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作者单位

中国科学院上海微系统与信息技术研究所,上海,200050;

中国科学院上海微系统与信息技术研究所,上海,200050;

中国科学院上海微系统与信息技术研究所,上海,200050;

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正文语种 chi
中图分类计算技术、计算机技术;
关键词
Viterbi; 译码; 路径值; 回溯;

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