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Detecteur d'enveloppe a faible courant et 100 MHZ de bande passante et caracterisation de son fonctionnement avec un amplificateur RF de puissance en technologie CMOS 0.18 mum a 1.88 GHZ.

机译:低电流包络检波器和100 MHZ带宽,以及采用CMOS技术的功率RF放大器的工作特性(0.18微米,1.88 GHZ)。

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摘要

This thesis presents a low current, large bandwidth envelope detector that facilitates integration into the architecture of CMOS radiofrequency integrated circuit power amplifier (RFIC PA), and meeting the requirements for application in modern communication technologies specifications, such as LTE carrier frequency and LTE-A bandwidth. The envelope detector is intended for PA efficiency improvement-related control functions. The small die area of the envelope detector allows its easy integration into a CMOS PA IC, and the use of a novel embedded calibration function for output voltage swing adjustment ensures convenient interfacing with the required control circuitry. Measurements from a fabricated 0.18 mum CMOS integrated circuit, which includes a 6000 mum2 die area for the envelope detector, demonstrates performance of a 110 MHz bandwidth with a DC power consumption of 2.3 mW using a 1.8 V supply voltage. The envelope detector is designed to present a high input impedance, therefore ensuring that the detector implementation in the architecture causes a low performance degradation of the PA line up. This is demonstrated with the implementation of an RF system that includes a PA output stage, with the designed detector coupled to the PA input.;The second aspect of this thesis is the characterization of an RFIC CMOS 0.18 mum amplifier transistor array in terms of biasing level, gain, delivered output power and efficiency. The characterization highlights relevant informations which are intended to assist the scientific community when designing a full RFIC CMOS PA line-up. The RFIC CMOS amplifier transistor array is operated in the class AB region, at 1.88 GHz using a 3.3 V supply voltage. Experimental measurements show a gain of 13.7 dB at low power, an output referred 1dB compression point (P1dB) of 19 dBm and an efficiency (PAE) of 17.4 % at P1dB.
机译:本文提出了一种低电流,大带宽的包络检波器,该检波器有助于集成到CMOS射频集成电路功率放大器(RFIC PA)的架构中,并满足LTE载波频率和LTE-A等现代通信技术规范中的应用要求。带宽。包络检波器用于与PA效率改善相关的控制功能。包络检波器的小芯片面积使其易于集成到CMOS PA IC中,并且使用新颖的嵌入式校准功能来调节输出电压摆幅,从而确保与所需控制电路的便捷接口。从制造的0.18μmCMOS集成电路(其中包括用于包络检测器的6000μm2裸片面积)进行的测量表明,使用1.8 V电源电压时,具有110 MHz带宽的性能以及2.3 mW的DC功耗。包络检波器设计为具有高输入阻抗,因此可确保该架构中的检波器实现导致PA阵容的性能下降。这是通过实现一个射频系统实现的,该系统包括一个PA输出级,并将设计好的检波器耦合到PA输入。本论文的第二个方面是RFIC CMOS 0.18妈妈放大器晶体管阵列在偏置方面的表征。电平,增益,输出功率和效率。该特征突出显示了相关信息,旨在帮助科学界设计完整的RFIC CMOS PA系列产品。 RFIC CMOS放大器晶体管阵列使用3.3 V电源电压在1.88 GHz的AB类区域中工作。实验测量表明,低功率时的增益为13.7 dB,在1dB时的输出参考1dB压缩点(P1dB)为19 dBm,效率(PAE)为17.4%。

著录项

  • 作者

    Berthiaume, David.;

  • 作者单位

    Ecole de Technologie Superieure (Canada).;

  • 授予单位 Ecole de Technologie Superieure (Canada).;
  • 学科 Electrical engineering.
  • 学位 M.Eng.
  • 年度 2015
  • 页码 190 p.
  • 总页数 190
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类
  • 关键词

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