近年来，集成电路遵循着著名的摩尔定律，其集成度越来越高，已从片上系统SoC(System on a Chip)发展到片上网络NoC（Network on a Chip）。VLSICMOS工艺的特征尺寸也已经下降到纳米级，在此数量级的尺寸下，缺陷的密度变得更高，工艺的不稳定性也更加突出。在电路设计变得复杂的同时，对新生产的芯片进行测试也变得越来越困难，测试成本逐年上升。因此探求合理的方法来降低测试成本成为重要的研究方向。 测试数据压缩技术可有效的减少测试时间和降低测试成本，本文以集成芯片测试数据压缩的游程编码为研究对象。 本文基于游程提出了一种编码压缩方案。该编码方案类似于EFDR码，不同之处在于相同的后缀下，本方案码字表示的游程长度比EFDR短2位，因此压缩率略低于EFDR码。进一步考虑游程的相关性，如果连续出现长度相同的0游程和1游程，可以分别采用标志位来表示，从而进一步提高压缩率。 展开▼
