一种处理器直连接口PCS接收逻辑的设计与验证

摘要

为了满足服务器的处理器日益增长的性能需求，需要将多路处理器进行直连，形成共享多路服务器，实现芯片间的主存和三级Cache的共享，提高主存容量和访存带宽。处理器直连接口技术是实现多路处理器直连的关键技术，需要实现一种支持芯片间的存储一致性事务跨片传输的高带宽、低延迟总线接口。目前国外主流商用处理器采用的QPI（Quick Path Interconnect）、HT(Hyper Transport)等直连接口技术，难以获取并使用。迫切需要研究适合国产处理器多路直连的直连接口技术。PCIe(Peripheral Component Interconnect express)协议具有应用广泛、成熟度高，传输带宽高等诸多优点，可以作为国产处理器实现片间直连的一种技术选择。结合处理器直连的功能需求，以PCIe协议的相关技术为基础，研究自主可控的处理器直连接口具有重要意义。 本文对比分析了PCIe协议与QPI、HT等芯片直连接口技术的特点，发现如果基于标准PCIe协议构建直连接口，会存在传输延迟过长、影响访存性能的缺点。介绍了一种以PCle物理层关键传输机制为基础、辅以低延迟数据链路层的直连接口协议划分层次。可以利用PCIe协议物理层的成熟机制，实现底层高速数据串行传输，对数据链路层进行优化设计实现更低延迟传输，最终实现低延迟的直连接口。 处理器直连对传输延迟的要求很高，标准的PCIe物理层上仍需进行延迟优化设计。本文面向处理器直连接口协议传输特点，针对低延迟优化的需求，基于PCIe设计了一种处理器直连接口物理编码子层(PCS)的接收逻辑电路。与数据链路层逻辑紧密融合设计，优化降低传输延迟。 本文设计编写了一种基于UVM的直连接口数据链路层逻辑正确性验证环境。该环境能够有针对性的、或随机发送大量测试序列，可以随机控制链路传输延迟、构建链路阻塞情况，可以随机制造链路丢包、错包、乱包等各种链路不稳定现象。通过上述多种环境功能，充分验证直连接口数据链路层逻辑的可靠传输、流量控制等机制正确性。该验证环境灵活度高，可重用性强、可维护性高，大大提高了验证的效率。 本文围绕直连接口的相关课题工作，详细的描述了对直连接口物理编码子层接收部分的设计，同时对直连接口控制层验证的思路和搭建的验证环境进行了介绍。对国产服务器处理器直连接口的研究具有一定的工程实现价值。