具有快速捕获与大容量存储功能的高速数据采集模块设计

摘要

随着电子行业的发展，特别是集成规模的扩大、信号频率的提高，工程师对电子测量和对电子测量仪器本身的要求越来越高，对采样率和存储容量两个方面提出了更高的要求，同时希望有更好的波形捕获能力。
　　本课题也着重从这几个方面着手，围绕采样率、存储容量和捕获率三个关键技术指标做了详细分析和设计，尝试在现有器材和工艺的基础上尽可能同时提高以上指标。同时课题成果具有可复制性和一定的提升空间，为后续进一步提升性能打下基础。由于是和民营企业合作，在保证可靠稳定、适合量产和低成本的前提下，经过对其调研后最终确定了1GSPS最高采样率、16Mbyte存储深度和200000 wfms/s波形捕获三项指标，基本满足了大多数情况下的检测需求，本文主要按以下思路阐述：
　　1、由分到总，围绕关键指标，对数据采集、处理、大容量存储以及波形捕获方案分别进行理论论证后，选用了双片FPGA+DSP的核心控制框架体系，两片FPGA有各自的任务，相互协调完成和处理DSP的各项指令，再结合前端的单片高速ADC和后端的大容量存储芯片，最终确定了本系统的整体架构。
　　2、在高速采样子模块中，确定了单片采集方案并选定核心器件后，从阻抗匹配和外围电路入手，按照数据流走向，详细介绍了高速采集后数据的同步接收处理和缓存设计，并对数据流中的均匀抽点和峰值检测做了相关介绍。
　　3、在大容量存储子模块中，为了提高可靠性和缩短研发时间，并且使其具有可移植性，选用了基于IPcore为基础的控制方案。由DDR2访问原理开始，从相关工作时序的介绍入手，详细介绍了内部控制器各项功能的实现，并根据计算输入、输出匹配数据的结果确立了各读取时钟的大小，进而介绍了数据流走向、缓存的实现、时钟以及寻址等等各功能，并且对其特殊的预触发结构做了相关介绍。
　　4、在并行映射子模块中，由于传统串行结果的数字示波器架构中采集后的信号经过调理、存储、处理后显示的时间远远大于采样本身的时间，这种串行处理的结构极大的制约着捕获率的提高。对捕获率和死区时间关系的理论研究基础上提出了一种并行处理结构，在FPGA中搭建一个并行处理模块替代DSP做波形存储和映射，从而提高了捕获率。

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第一章 绪 论

1.1 课题的来源及研究背景

1.2 数字示波器发展

1.3 课题选取意义

1.4 课题任务

第二章 具有大容量存储的高速数据采集系统总体设计方案

2.1 数据采集方案的研究

2.2 大容量存储方案研究和确立

2.3 核心芯片选型

2.4 总体结构设计方案

第三章 高速采集模块设计

3.1 数据采集相关原理和技术

3.2 ADC外围设计

3.3 ADC控制设计

3.4 数据接收与缓存

第四章 大容量存储模块设计

4.1 DDR2 SDRAM访问原理

4.2 DDR2 SDRAM接口电路

4.3 DDR2 SDRAM指令操作和时序

4.4 DDR2内部控制的设计和实现

第五章 数字示波器并行映射设计

5.1 提高捕获率的意义

5.2 “死区时间”与波形捕获率的关系

5.3二维波形图像协处理模块的设计

5.4 示波器捕获率检测设计

第六章 系统调试

6.1 电源调试

6.2 ADC采集调试

6.3 DDR2调试

6.4 液晶调试

6.5 各模块成果展示

第七章 结论与展望

7.1 结论

7.2 展望

致谢

参考文献

附件

个人所获奖励与研究成果