SOC中的连线模型与面向布局布线的设计方法及时延/功耗优化方法研究

摘要

本文主要针对SOC中的连线模型以及从连线设计角度对版图设计中的时延、功耗以及设计方法进行研究。　　深亚微米工艺下连线时延是引起时序收敛问题的主要原因，在芯片的设计初期就要考虑连线设计对芯片性能的影响。为了能尽早地对连线时延进行分析和优化，提出了一种从库中提取数据构建针对具体工艺、具体库的连线时延模型的方法。以/UMC/0.18μm工艺下的VST(VirtualSiliconTechnology)库为例，在创建计算简单方便又非常精确的连线时延模型基础上，采用加倒相器的时延优化技术可以获得比采用版图设计工具更佳的优化结果。由于SOC芯片具有的规模大的特点，因此要求采用层次式版图设计方法。在研究层次式版图设计技术基础上，提出了一个以连线设计为核心能实现时序收敛的SOC设计流程。此外，针对时序余量较小的芯片，基于展平式和层次式版图设计技术提出了一种有利于时序收敛的区域约束式版图设计方法。

目录

文摘

英文文摘

第一章绪论

1.1 SOC设计概述

1.1.1工艺和设计方法的发展

1.1.2 SOC的出现

1.1.3 SOC的特点

1.1.4 SOC的设计流程

1.1.5 SOC设计面临的挑战

1.2 SOC设计中的连线问题

1.2.1连线性能受工艺发展的影响

1.2.2连线时延对SOC设计的影响

1.3本文的内容安排和主要研究成果

第二章连线设计

2.1连线的电学特性

2.1.1电阻

2.1.2电容

2.1.3电感

2.2连线对电路性能的影响

2.2.1门延模型

2.2.2连线时延

2.2.3流水级RTL结构

2.2.4信号耦合噪声

2.3连线性能的优化

2.3.1最优时延

2.3.2时延与能量的关系

2.3.3最优时延能量积

2.3.4设计实例

2.4本章小结

第三章跨模块的路径时延估计和优化

3.1全局连线的电路模型和分类

3.1.1全局连线的电路模型

3.1.2全局连线的分类

3.2扇出数为1的全局连线

3.2.1扇出数为1的跨模块的路径时延计算模型

3.2.2扇出数为1的跨模块的路径优化模型

3.3多扇出数的全局连线

3.3.1多扇出数的跨模块的路径时延计算模型

3.3.2多扇出数的跨模块的最优路径时延

3.3.3多扇出数的跨模块的最优路径时延能量积

3.3.4多扇出数连线网络的拓扑结构

3.4设计实例

3.4.1用提出的模型进行优化

3.4.2与版图设计工具的优化结果比较

3.5本章小结

第四章层次式版图设计

4.1展平式版图设计

4.2层次式版图设计

4.2.1物理层次重构

4.2.2布局规划

4.2.3约束分配

4.2.4时序模型

4.2.5层次式时钟综合的实现

4.3传统设计流程

4.4 SOC设计新流程

4.4.1新流程简介

4.4.2新流程中的时序收敛

4.5设计实例

4.5.1 ADTB_C芯片的系统结构

4.5.2 ADTB_C芯片的版图设计

4.6本章小结

第五章区域约束式版图设计

5.1区域约束式版图设计流程

5.2线负载模型与模块大小、形状的关系

5.2.1逻辑综合阶段的连线模型——线负载模型

5.2.2线负载模型与模块大小、形状的关系

5.3设计实例与实验结果

5.3.1布局规划和区域约束生成

5.3.2线负载模型生成

5.3.3版图生成

5.4本章小结

全文工作总结和展望

参考文献

攻读博士学位期间发表的论文

攻读博士学位期间参加的科研工作

致谢

附录A逻辑综合阶段的时延计算模型

附录B连接点在不同位置时多扇出数跨模块路径的时延计算公式