硬件事务存储器的体系结构

摘要

随着集成电路技术和工艺的不断发展，片上多处理器结构成为体系结构设计者提高系统性能采用的主要手段。片上多处理器结构为软件编程人员开发并行编程提供了平台，为了充分利用该结构并且使并行计算的性能达到最优化，并行程序设计模型成为研究热点。目前，在多处理器结构上，一般采用锁机制和同步变量来实现并行程序之间的同步，然而锁机制会导致死锁，优先级倒置等问题，因此该方法存在很大的局限性。
　　 硬件事务存储机制提出了一种在多处理器结构上程序并行执行和同步的方法，该机制通过将并行程序划分为并行事务，通过事务投机执行充分挖掘程序中的并行性，同时利用硬件结构来保证事务原子性、一致性及隔离性。该机制简化编程并且解决锁机制带来的上述问题，有效地提高了并行计算性能。
　　 本文根据浙大数芯实验室媒体数字信号处理器MediaDSP64的体系结构，通过添加以及设计硬件事务寄存器文件、投机型事务数据缓存(TM-cache)、事务优先级控制单元、数据冲突检测模块等硬件结构，同时设计了硬件事务存储器指令以及事务执行模型，实现了硬件事务存储机制。基于总线、网络互连的多处理器仿真平台，以及FPGA硬件加速模拟平台，提出了事务编程模型，采用售票系统、科学计算以及MPEG4编码器等应用评测程序，对硬件事务存储机制中的关键技术即数据版本管理、冲突检测、数据冲突解决策略，以及事务评估和调试方法进行研究。

目录

文摘

英文文摘

第一章 绪论

1.1 课题背景

1.1.1 处理器发展趋势

1.1.2 片上多处理器结构分类

1.1.3 片上多处理器结构带来的挑战

1.2 事务存储技术

1.2.1 事务概念和性质

1.2.2 事务存储器的分类

1.3 课题意义与本文研究内容

第二章 硬件事务存储器的实现技术

2.1 硬件事务存储器的实现方式

2.2 典型硬件事务存储器

2.2.1 TCC系统

2.2.2 LogTM系统

2.2.3 动态配置型硬件事务存储器(DynTM)

2.3 基于MediaDSP64的硬件事务存储机制

2.4 支持硬件事务存储机制的处理器存储系统

2.4.1 Smart memory的存储系统

2.4.2 支持硬件事务存储机制的MediaDSP64存储结构

2.5 本章小结

第三章 硬件事务存储器的微结构

3.1 硬件事务存储器的微结构

3.1.1 支持硬件事务存储机制的硬件单元

3.1.2 支持硬件事务存储机制的控制模块

3.2 软硬件接口语义设计

3.2.1 MediaDSP64处理器指令集

3.2.2 MediaDSP64流水线

3.2.3 硬件事务存储器指令

3.3 硬件事务存储执行模型

3.4 评估

3.5 本章小结

第四章 硬件事务存储器的仿真与性能分析

4.1 仿真平台

4.1.1 多处理器仿真平台

4.1.2 基于FPGA的硬件模拟器

4.2 事务编程与评测

4.2.1 事务编程模型

4.2.2 评测程序

4.3 实验结果

4.3.1 硬件事务存储机制正确性验证

4.3.2 基于同构双处理器仿真器的实验结果

4.3.3 基于异构多核仿真器的实验结果

4.3.4 实验结果分析

4.4 本章小结

总结和展望

参考文献

作者攻读硕士期间参加科研工作的情况

致谢