先进工艺下集成电路的静电放电防护设计及其可靠性研究

摘要

静电放电（ESD，Electrostatic Discharge）作为生活中常见的自然现象，严重威胁着集成电路产品的可靠性。为了保证芯片的成品率，片上ESD防护电路已经成为电路设计中必不可少的重要模块。随着集成电路技术的不断发展，芯片朝着面积更小，速度更快，集成度更高的方向发展，而集成电路上简单二极管、MOS管、可控硅（SCR,silicon controlled rectifier）等传统ESD器件已经无法完成先进工艺下芯片的ESD防护任务，亟需开展先进工艺下片上ESD防护设计新方法的研究。本博士论文针对当前先进纳米集成电路、射频集成电路和高压功率集成电路遇到的ESD防护设计中的难点、热点问题，进行了较为全面深入的研究，主要工作和创新点包括:
　　1、本论文提出了几种新型ESD防护结构，攻克了传统ESD防护器件无法满足先进纳米集成电路工艺需要低触发电压的难关。基于目前国内较为先进的65nm/55nmCMOS集成电路工艺，首先研究统计了不同版图形状的被保护MOS管栅氧瞬态击穿电压的分布状况，总结了栅氧在ESD应力下失效的一般规律，并以此为基础分析制定了65nm/55nmCMOS工艺的ESD设计窗口。其次通过对传统二极管、GGNMOS(Gate-grounded NMOS)和LVTSCR(Low-voltage-triggeredsilicon controlled rectifier)结构的理论分析和计算，推导出了降低传统ESD器件触发电压的设计方法，并依此提出了新型衬底电流触发和电阻调制的GGNMOS结构、改进型LVTSCR结构和边界MOS触发的SCR结构，成功将GGNMOS和SCR类器件的触发电压降低至4V以内。
　　2、为了解决传统ESD防护器件由于寄生电容过大而无法用于65nm射频芯片ESD防护的难题，本论文通过提取ESD器件的射频寄生电容，对比分析各种传统ESD器件的射频电路防护综合指标，提出了改进型二极管串的新结构。使用该二极管串和上面所提出的改进型LVTSCR结构，成功实现了一款65nm工艺的3-10GHz超宽带低噪声放大器(UWBLNA)的ESD防护，器件仿真和流片测试结果均证明，两种方法均达到了较低寄生电容和较低钳位电压的目的，在通过2.5kVHBMESD防护等级的同时，对原电路S参数性能的影响均小于18％。
　　3、本论文还针对0.35um5V/30VBCD和0.5um5V/160VSOI高压工艺进行了ESD防护的设计研究，提出了高压功率芯片完整的ESD防护方案，论文通过理论分析、器件仿真和流片测试相结合的方法，对高压功率器件LDMOS的触发电压退化效应、SOILIGBT器件在不同栅极偏置下的ESD特性及其触发电压的步进效应进行了研究。论文成功完成了国家科技重大专项(2009ZX01033-001)中等离子显示器160V高压行扫描驱动芯片的ESD防护设计，样品通过了HBM2kV、MM200V和CDM500V的ESD等级测试，达到了课题要求。

目录

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致谢

摘要

缩略词表

1．绪论

1．1 课题背景及意义

1．2 静电放电的测试标准和方法

1．2．1 静电放电的测试标准

1．2．2 测试方法和测试仪器

1．2．3 传输线脉冲(TLP)测试

1．2．4 ESD设计窗口

1．3 集成电路的ESD防护方法

1．3．1 集成电路的ESD防护网络

1．3．2 集成电路的ESD防护器件

1．3．3 ESD器件的仿真

1．4 集成电路的ESD防护研究现状

1．5 本文的主要工作和组织架构

1．5．1 论文的研究方法和技术路线

1．5．2 论文主要内容

2．纳米集成电路的ESD防护设计研究

2．1 纳米集成电路ESD防护发展概述

2．2 纳米集成电路ESD可靠性和设计窗口

2．2．1 MOS栅氧瞬态击穿电压评估

2．2．2 MOS栅氧失效分析

2．2．3 65nm ESD设计窗口

2．3 基于二极管的ESD防护结构

2．4 基于MOS管的ESD防护结构

2．4．1 GGNMOS工作原理和特性

2．4．2 衬底注入辅助触发技术

2．4．3 衬底电阻调制技术

2．5 基于晶闸管(SCR)的ESD防护结构

2．5．1 SCR的工作原理

2．5．2 改进型低触发电压SCR设计研究

2．5．3 MOS触发的SCR防护结构研究

2．6 本章小结

3 射频集成电路ESD设计及其应用实现

3．1 射频芯片ESD防护发展概述

3．2 射频ESD防护器件研究

3．2．1 射频电路ESD防护评估方法

3．2．2 传统ESD器件性能和寄生电容综合比较

3．2．3 改进型二极管串的ESD防护结构研究

3．3 超宽带低噪声放大器及其ESD防护设计

3．3．1 UWB LNA拓扑结构设计

3．3．2 UWB LNA电路仿真结果

3．3．3 LNA ESD防护设计

3．3．4 UWB LNA版图设计与实现

3．3．5 UWB LNA流片测试结果和性能比较

3．4 本章小结

4 高压功率集成电路ESD设计及其应用实现

4．1 高压功率集成电路ESD设计概述

4．2 BCD工艺下ESD防护方案研究

4．2．1 BCD工艺下低压GGNMOS防护方案研究

4．2．2 BCD工艺下高压LDMOS ESD特性研究

4．3 SOI工艺高压功率集成电路ESD防护设计

4．3．1 PDP行驱动芯片概况

4．3．2 5V低压电路ESD防护设计

4．3．3 高压LIGBT的ESD特性研究

4．3．4 LIGBT触发电压步进效应

4．3．5 160V高压电路ESD防护设计

4．3．6 PDP行驱动芯片流片测试结果

4．4 本章小结

5．总结与展望

5．1 总结

5．2 展望

参考文献

作者简历及在学期间所取得的科研成果