基于28NM工艺ASIC芯片的时钟树综合优化研究

摘要

随着晶体管特征尺寸不断减小，芯片规模和工作频率逐渐提高，时序收敛成为数字集成电路设计中的重点和难点。在数字电路中，时钟信号占据着重要地位，所有的数据都是根据时钟信号来传输的，它是数据传输的基准，对芯片的功能、性能以及稳定性有着重要的影响，所以时钟网络的设计在数字芯片设计过程中受到了广泛的关注。时钟树综合(Clock Tree Synthesis，CTS)是数字集成电路物理实现过程中的关键组成部分之一，其主要目标就是最小化时钟偏移(clock skew)，满足时序收敛要求，同时尽可能的减少时钟插入延迟和驱动器数目,提高时钟树性能。在数字芯片中，时钟树性能的好坏直接影响整个芯片的面积、功耗以及成本。
　　本文基于UMC28nm工艺的数字ASIC芯片，使用Cadence公司的SoC Encounter工具完成布局布线工作，提出了一种有效的时钟树综合策略，芯片规模约230万门，最高时钟频率为836MHz。本文根据ASIC芯片的要求，设计了一种布图规划方案，从布局结果可以看出，该方案提高了关键路径的可布通性，拥塞程度在可接受范围内，并满足时序和面积的要求。然后根据时钟结构特点，提出了分步时钟树综合策略，将时钟树综合过程分成两步完成，并通过合理设置时钟树约束文件中重要参数，得到一个高性能的时钟树结构。通过与传统时钟树综合结果比较，本文提出的分步时钟树综合策略能够将时钟偏移减小50％以上，时序得到了很大的改善，同时芯片功耗降低了8.9％。

目录

声明

摘要

第一章 绪论

1．1 论文研究背景

1．1．1 集成电路行业的发展

1．1．2 EDA工具的发展

1．2 论文选题及意义

1．3 论文主要内容及结构

第二章 时钟树基本理论

2．1 时钟信号基本概念

2．1．2 时钟不确定性

2．2 时钟偏移对时序的影响

2．2．1 建立时间和保持时间

2．2．2 时钟偏移与建立时间

2．2．3 时钟偏移与保持时间

2．3 时钟树结构类型

2．3．1 H树结构

2．3．2 X树结构

2．3．3 平衡二叉树结构

2．3．4 网状型结构

2．3．5 鱼骨型结构

2．4 门控时钟

2．5 本章小结

第三章 基于SoC Encounter的布图规划和布局

3．1 设计导入

3．1．1 数据准备与输入

3．1．2 多模式多端角环境建立

3．1．3 多阈值电压设计

3．2 布图规划

3．2．1 确定芯片尺寸

3．2．2 I／O pin的摆放

3．2．3 宏单元的摆放

3．2．4 物理单元的插入

3．2．5 电源规划

3．3 布局

3．4 本章小结

第四章 基于28nm工艺ASIC芯片的时钟树综合

4．1 时钟树综合流程

4．2 时钟定义

4．3 时钟树约束文件

4．3．1 手动时钟树综合拓扑结构

4．3．2 自动时钟树综合拓扑结构

4．3．3 宏单元时钟端口设置

4．3．4 时钟组定义

4．3．5 时铈树布线规则定义

4．4 时钟树综合参数设置

4．4．1 驱动单元的选择

4．4．2 最大时钟偏移MaxSkew的设置

4．4．3 时钟树布线规则

4．5 分步时钟树综合策略

4．6 布线

4．6．1 全局布线

4．6．2 详细布线

4．7 结果对比与分析

4．8 本章小结

第五章 总结与展望

5．1 总结

5．2 展望

参考文献

发表论文与参加科研情况

附录

致谢