△∑小数频率合成器中的小数分频器设计

摘要

鉴于当前无线通讯系统的迅速发展，用于提供高精度本振信号的高速度、宽范围、低噪声和低功耗单片集成频率合成器越来越凸显出其重要性。在种类繁多的频率合成器中，采用△∑调制技术的小数频率合成器以其低噪声和低信道间隔特性成为合成器应用与设计的主流。 本文设计实现了1.81G～1.93GHz△∑小数频率合成器中小数分频器模块。小数分频器模块是小数频率合成器区别于整数合成器的关键模块，包括△∑调制器和多模分频器。本设计中采用三阶Single-Loop△∑调制器，四位量化输出，对低频处量化噪声抑制达到了-158dBc/Hz，并保证900kHz频偏处系统整体噪声小于-120dBc/Hz。本文设计的多模分频器采用SCL(SourceCoupleLogic)预分频器、相位切换(或脉冲吞咽)结构双模(7/8)分频器和编程计数器实现，能够承受2GHz的输入频率，实现64～84的变动分频比，并可根据需要继续扩展。本文中还提出了一种改进的△∑调制器时钟设计，成功避免了传统△∑时钟设置中存在的平均分频比错误和△∑电路对鉴频鉴相器相位比较产生影响的两个潜在问题。 本文设计的小数分频器(包括数字部分和模拟部分)都完成了电路与版图的设计和仿真，并通过Chartered0.35umRFCMOS工艺进行了实现，完全达到了整体△∑小数频率合成器的要求。

目录

文摘

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第一章绪论

1.1频率合成器在当前通信领域的重要应用

1.2频率合成器的类型和各自特点

1.2.1直接模拟频率合成器

1.2.2直接数字频率合成器

1.2.3锁相环频率合成器

1.3 △∑小数频率合成器的研究现状

第二章△∑小数频率合成器基本理论

2.1 △∑小数频率合成器系统参数及性能标准

2.1.1相位噪声

2.1.2杂散(spur)

2.1.3调谐范围(Tuning Range)

2.1.4频率精度(Frequency Accuracy)

2.1.5频率分辨率(Frequency Resolution)

2.1.6锁定时间(Locking Time)

2.2 △∑小数频率合成器基本组成及原理

2.2.1鉴频鉴相器(PFD)

2.2.2电荷泵(CP)

2.2.3滤波器(Loop Filter)

2.2.4压控振荡器(VCO)

2.2.5分频器(Divider)和△∑调制器(DSM)

2.2.6 △∑小数频率合成器系统模型

2.2.7 △∑小数频率合成器噪声

第三章小数分频器设计

3.1高速预分频器和多模分频器

3.1.1预分频器设计

3.1.2多模(可编程)分频器

3.2 △∑调制器设计

3.2.1 Single-Loop △∑调制器的设计

3.2.2 Single-Loop结构△∑调制器的电路实现

3.3小数分频器中AE调制器的时钟设置优化

3.3.1 △∑调制器传统时钟设置存在的问题

3.3.2改进△∑时钟设置的小数分频器设计

第四章△∑小数频率合成器系统仿真与流片

第五章多带VCO自校准选带模块设计

5.1多带VCO自校准选带原理

5.2迟滞比较器设计

5.3多带VCO自校准选带模块仿真

第六章总结

参考文献

发表论文和参加科研情况说明

致 谢