QC-LDPC部分并行译码器设计与实现

摘要

LDPC码是由Gallager于1962年提出的一种基于稀疏校验矩阵的线性分组码，具有逼近香农限的良好译码性能。但通常采用“随机法”构造的LDPC码在硬件实现上，需要耗费较大的硬件资源。研究具有准循环结构的QC-LDPC码，将就如何减少资源占用做出有效的探索。 在FPGA实现平台上，确定Qc-LDPC译码器的合理的实现方案，以尽可能的减少资源的占用，是本论文的中心内容所在。在简单介绍了OC-LDPC码定义、构造方法、译码性能等相关理论之后，论文列举了BP译码算法及在此基础上发展而来的几种BP-based译码算法。从硬件实现角度对几种算法进行了讨论，提出了性能损失较小、实现复杂度却能较大降低的经过修正的。UMP BP-based译码算法。 论文分析比较了完全串行、完全并行、部分并行三种译码器硬件实现架构。最终，选择了部分并行架构，达到了译码器数据吞吐率和资源占用二者的平衡。同时，根据QC-LDPC码校验矩阵由多个准循环方阵组成的特点，确定了部分并行架构中并行度的大小。 在功能模块单元的实现过程中，论文还创造性的提出了一种基于“指针”的搜索最小次小值的方法。与经典方法逐级比较的“流水线”结构不同，新方法引入了软件编程中“指针”的概念，将软件思想融入了硬件实现中。对于采用BP-based译码算法的LDPc译码器硬件实现，特别是码长较长及校验矩阵行重较大的情况下，基于“指针”方法有着重大的意义。 设计完成的QC-LDPC译码器，数据吞吐率达到了9.375Mbps，硬件资源耗费在关键指标slice和Block RAM上，分别为2152个和34个。与相近码长、相似码率、性能相当的随机L,DPC译码器相比，数据吞吐率提高了44.2﹪，slice和BlockRAM却分别降低了27.5﹪和37﹪。以QC-LDPC码为代表的一系列具有代数结构的LDPC码，必将获得越来越多的关注。

目录

文摘

英文文摘

论文说明：图目录、表目录、缩略字表

独创性声明及关于论文使用授权的说明

第一章引言

1.1数字通信系统

1.2差错控制码

1.3线性分组码

1.3.1生成矩阵和校验矩阵

1.3.2码距和码重

1.4 LDPC码的提出、发展及研究现状

1.5选题意义以及论文研究内容

1.5.1选题意义和课题来源

1.5.2论文主要贡献及内容安排

第二章QC-LDPC码

2.1 LDPC码的定义

2.2 QC-LDPC码的定义

2.3 QC-LDPC码的构造

2.3.1循环方阵的构造

2.3.2循环方阵的分解和重组

2.3.3循环方阵的扩展

2.3.4结论

2.4 QC-LDPC码与随机LDPC码性能比较

2.4.1仿真参数

2.4.2仿真结果分析

2.5 LDPC码的译码算法

2.5.1 二相图

2.5.2 BP算法

2.5.3 UMP BP-based算法

2.5.4 APP算法

2.5.5 APP-based算法

第三章B3G项目中QC-LDPC译码器硬件实现方案分析

3.1 B3G项目简介

3.2所用QC-LDPC码校验矩阵介绍

3.3 QC-LDPC译码器硬件设计整体架构

3.3.1目前的工作及成果

3.3.2译码器实现架构分析

3.3.3并行度的确定

3.4译码算法的确定

3.4.1“校验节点更新”方式的讨论

3.4.2“比特节点更新”方式的讨论

3.4.3迭代译码结束条件的讨论

3.4.4结论

第四章QC-LDPC译码器的FPGA实现

4.1 FPGA及Virtex-Ⅱ Pro芯片

4.1.1 FPGA概述

4.1.2 Virtex-Ⅱ Pro芯片

4.2开发工具介绍

4.2.1 Verilog HDL语言

4.2.2 ISE简介

4.2.3 ModelSim简介

4.2.4 ChipScope Pro简介

4.3 QC-LDPC译码器的结构设计

4.3.1概述

4.3.2存储模块及其地址生成模块Address Generator

4.3.3 CNU模块

4.3.4 VNU模块

4.3.5 Judge模块与Control Unit模块

4.3.6小结

4.4 QC-LDPC码与随机LDPC码的译码器FPGA实现比较

4.4.1性能比较

4.4.2所耗资源比较

4.4.3数据吞吐率的比较

4.4.4小结

第五章结论

5.1全文总结

5.2下一步的工作以及未来的研究方向

致谢

参考文献

个人简历

攻读硕士期间取得的研究成果