同时同频全双工自干扰抑制可变延时器研究与验证

摘要

在同时同频全双工通信系统中，设备自身的发射信号会对有用接收信号的检测造成强干扰。因此，需要充分抑制设备中的自干扰信号。其中，自干扰信号时延是影响自干扰抑制性能的一个重要参数。整数倍采样率时延器只能粗略地对时延进行校正，不能满足全双工系统性能需求。为实现更精确的时延校正，把分数倍可变延时器引入到全双工系统中，进一步提高时延校正精度，从而改善系统自干扰抑制性能。论文对全双工系统中的分数倍可变延时器进行设计和性能分析，主要内容包括： 第一，在数字域中通过最小化残余自干扰信号功率的准则，重新设计Farrow结构的分数倍可变延时器，给出了求解滤波器系数的闭合表达式，实现高精确的时延校正，最后进行了仿真分析。仿真结果表明，当自干扰信号带宽为0.5MHz和10MHz时，与LS标准下的分数倍Farrow滤波器相比，采用论文设计的分数倍可变延时器后，自干扰消除能力高了约6.5dB和3.7dB，增强了自干扰抵消性能。 第二，设计自干扰抑制总体架构，并将时延校正模块划分为两个子模块，详细介绍各模块的实现原理和处理流程，最后对实现设计方案进行了仿真。仿真结果表明，在干噪比为60dB条件下，通过可变延时器完成分数时延校正后，自干扰抑制比在27.97dB~48.97dB范围内，且分数时延值越小，自干扰抑制比越大。自干扰抑制比还与归一化带宽有关，归一化带宽越小，自干扰抑制比越大。 第三，在软件无线电平台上进行测试，从功能和性能两个角度验证本文设计的分数倍可变延时器方案的可行性。测试结果表明，经过分数可变延时滤波器后可重建并抵消自干扰信号。而且归一化带宽越小，抵消能力越好，即自干扰抑制比越高。在干噪比为60dB条件下，测出自干扰抑制比约为28.79dB。这与实现仿真结果基本一致，证明了设计方案的可行性。 论文研究了基于残余功率最小化准则的分数倍可变延时器技术，并在软件无线电平台上进行了实现和验证，对进一步提高同时同频全双工系统的自干扰抑制性能提供了理论参考。

目录

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缩略词表

第一章 绪论

1.1研究背景与意义

1.2研究内容与贡献

1.3论文结构与安排

第二章 同时同频全双工自干扰抑制可变延时器现状

2.1引言

2.2同时同频全双工系统中自干扰抑制技术的研究现状

2.3分数倍可变延时器技术

2.4本章小结

第三章 分数倍可变延时器的需求分析及算法设计

3.1可变延时器需求分析

3.1.1同时同频全双工系统结构

3.1.2自干扰抑制技术中时延校正面临的问题

3.2可变延时器原理

3.3可变延时器算法设计

3.3.1系统模型

3.3.2算法设计

3.4分数倍可变延时器算法的仿真与分析

3.5本章小结

第四章 分数倍可变延时器的FPGA实现方案设计

4.1引言

4.2总体设计

4.2.1工程实现平台

4.2.2总体设计架构

4.3时延校正模块设计

4.3.1整数倍时延校正

4.3.2分数倍可变时延校正

4.3.3资源消耗分析

4.3.4实现性能仿真及分析

4.4本章小结

第五章 可变延时器测试与分析

5.1引言

5.2测试条件

5.2.1测试场景

5.2.2测试链路配置

5.2.3测试仪器及参数

5.3测试结果及分析

5.3.1功能测试

5.3.2性能测试

5.4本章小结

第六章 结束语

6.1本文总结及主要贡献

6.2下一步工作的建议

致谢

参考文献

攻读硕士学位期间的研究成果