一种高压MOS器件栅极氧化层制程改善方法

摘要

在0.25um以下的高阶制程中,通常使用蚀刻形成STI(Shallow Trench Isolation)浅沟槽的方式来达到元器件相隔绝的目的。由于制程能力的限制,STI浅沟槽拐角处的硅衬底与一般平坦的硅衬底的氧化速率存在差异,所以整个MOS器件的浅沟槽拐角处的氧化层厚度及平滑度是比较难控制的,这直接影响了栅极氧化层的可靠性。突出表现在TDDB(Time Dependent Dielectric Breakdown)测试不易得到较好的结果。本课题主要介绍在厂内对0.18um EPFLASH(Embedded P-Channel Flash) CMOS(Complementary Metal Oxide Semiconductor)产品工艺进行可靠度评价后,通过对栅极氧化层VBD(Voltage to Breakdown)可靠性均匀度差的问题分析,找出工艺步骤的中的关键环节,进行多项指标监测试验,由各种条件组合下的工程试验数据的支持,得出产品在CMP(Chemical Mechanical Planarization)研磨过程后的STI高度控管的重要性的结论。最后本课题提供了一种关于高压MOS器件栅极氧化层制程的改善方法。该方法主要是通过生产线上对产品CMP研磨后STI高度的QA SPC(Statistical Process Control)控管来保证STI拐角处的氧化层厚度以及平滑度达到规定预设值,从而保证产品VBD均匀度,同时使其在TDDB测试时达到量产标准。该方法的实施有效提高了产品的良率。

目录

摘要

ABSTRACT

第一章 绪论

1.1 课题研究背景

1.2 课题研究工作的主要内容及意义

1.3 可靠性定义

1.4 VLSI栅极氧化层介质的可靠性研究现状

1.5 论文的结构

1.6 本章小结

第二章 失效分析、可靠性评价方法

2.1 VLSI失效分析技术

2.2 失效分析的作用

2.3 失效分析工作的流程和通用原则

2.3.1 失效分析工作地流程

2.3.2 失效分析的一些原则

2.4 VLSI可靠性评价方法

2.4.1 可靠性评价机台介绍

2.4.2 可靠性评价方法

2.5 本章小结

第三章 栅极氧化层可靠性的制程改善方案分析

3.1 方案设计背景

3.2 EPFlash 0.18um工艺栅极氧化层工艺

3.2.1 硅片制造厂的分区概述

3.2.2 EPFLASH 0.18um CMOS工艺制作步骤

3.3 STI制程与栅极氧化层可靠性关系

3.3.1 STI制程简介

3.3.2 STI制程对栅极氧化层可靠性的影响

3.4 相关制程的比对分析

3.5 本章小结

第四章 栅极氧化层可靠性的制程改善

4.1 制程步骤顺序的实验

4.1.1 制程步骤顺序的实验设计

4.1.2 制程步骤顺序的实验结果

4.2 STI高度的实验

4.2.1 实验设计

4.2.2 STI高度的实验结果

4.3 制程改善措施

4.4 本章小结

第五章 总结与展望

5.1 论文的主要研究工作

5.2 课题相关之展望

参考文献

谢辞

上海交通大学学位论文答辫决议书