用Verilog HDL语言实现的Viterbi编码及译码系统

摘要

本课题采用Vefilog硬件描述语言(VerilogHDL)设计、开发了一个可在遥测编码等多种通信系统中使用的编码、译码系统。其中的Viterbi算法所采用的是由美国宇航局(NASA)及空间数字系统建议委员会(CCSDS)推荐的(2，l，6)码。本课题课实现了(2，l，6)编码、译码系统的行为建模、仿真及综合，所生成的模块可作为一个“固核”应用于遥测编码硬件系统当中，也可在作适当修改之后作为其它应用场合的编码、译码单元来使用。由于采用了先进的EDA设计思想及实现方法，本课题所实现的编译、码系统可用多种不同的ASIC及FPGA器件来实现，从而提高了系统的通用性及兼容性。同时，本课题也对所实现的编、译码系统的性能进行了分析，但由于该系统并非实际应用系统的最终实现，有些性能指标还必须考虑具体采用的实现方法及所用器件，具体实现时可将其作为参考及指导。

目录

文摘

英文文摘

论文独创性声明及论文使用授权声明

第一章引言

1.1研究背景

1.2研究内容

1.3本文结构

第二章编译码系统技术分析

2.1编码理论

2.1.1编码理论的形成发展及其应用领域

2.1.2信道编码在数字通信系统中的地位和作用

2.1.3信道编码的基本思想和分类

2.2差错控制的基本方式

2.3卷积码有关知识

2.3.1卷积码及VB算法

2.3.2卷积码的几个重要参数

第三章EDA、Verilog及其在编码系统技术中的应用

3.1 EDA技术及Verilog HDL语言的产生背景及发展现状

3.2 Verilog HDL的发展历史及应用前景

3.3采用Verilog HDL时行复杂数字电路设计的优点

3.3.1 Verilog HDL的优点

3.3.2 Verilog HDL的标准化与软核的重用

3.4 Verilog HDL设计流程简介

第四章(2，1，6)VB编、译码系统的原理

4.1码的选择

4.2编码器及干扰器的原理

4.2.1编码器的基本原理

4.2.2干扰器的引入及原理

4.3本课题所引入的VB卷积码译码算法的基本思路

4.3.1 VB卷积码译码

4.3.2本课题所引入的VB算法

4.3.3 VB译码器的译码工作过程

第五章(2，1，6)VB编、译码系统的实现

5.1编码器及干扰器的实现

5.1.1编码器的实现

5.1.2干扰器的实现

5.2(2，1，6)VB译码器的实现过程及其结构

5.2.1 VB译码器的实现过程

5.2.2 VB译码器的总体框图

5.2.3 BSC情况下(2，1，6)VB译码器的性能分析

5.3 VB编码、译码系统的总体框图

第六章总结

6.1功能特点

6.2不足与展望

参考文献

附录

致谢