66Mbps QPSK可变码速数字解调器研制

摘要

本文主要研究了对66MbpsQPSK可变码速调制信号的全数字解调。对选用的全数字解调方案进行了详细的描述和分析，并进行了各种仿真。其中对其硬件可实现性进行了一定的分析。 本文首先介绍了对66MbpsQPSK可变码速调制信号进行全数字解调的基本原理。载波同步和可变码速率的时间同步是QPSK解调的关键环节，文中介绍了几种切实有效的载波提取和时间提取算法，并对其进行了较为详细的分析。并在此基础上设计了可变码速全数字的QPSK解调方案，论述了实现方案中各组成模块的功能和可实现性。使用Simulink创建了全数字解调方案的系统级动态仿真模型，对不同条件下QPSK信号的全数字解调进行了仿真。采用MaxplusⅡ工具进行了硬件描述语言的编写与仿真。这两部分的仿真相互发展、相互验证、相互完善，充分验证了选用的全数字QPSK解调方案的可行性和有效性。最后通过实验验证仿真设计结果。 QPSK全数字解调技术的研究有着重要的应用价值，随着数字化技术的高速发展和数字器件的广泛应用，全数字QPSK解调器以其设计方法灵活、稳定性好，可靠性高广受人们的关注。其体积小、功耗低等方面的优越性尤其适用于星载解调器的研制，相信随着对解调技术要求的日益增长，高性能的全数字QPSK解调器必定会服务于我国的军用、民用事业。

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第一章绪 论

第二章66MbpsQPSK可变码速率数字解调器的基本原理

2.1数字解调基本原理

2.2消除剩余频差的旋转变换算法

2.3载波恢复

2.3.1四次方环载波提取

2.3.2科斯塔斯环载波提取

2.3.3反调制环载波提取

2.3.4利用旋转变换进行载波提取

2.3.5载波恢复方法小结

2.4时间恢复

2.4.1滤波法定时提取

2.4.3 DTTL环定时提取

2.4.4 NDA算法定时提取

2.4.5数字平方定时提取

2.4.7时间恢复方法小结

2.5恢复时钟速率可变

2.5.1频率综合器设置频率方式

第三章66Mbps QPSK可变码速率数字解调器的实现

3.1系统组成

3.2系统各组成单元的功能

3.2.1自动增益控制AGC电路

3.2.2正交下变频

3.2.3采样与量化

3.2.4载波恢复

3.2.6定时恢复

3.2.5差分编译码单元

第四章解调方案的Simulink建模仿真

4.1 Simulink介绍

4.2系统模型介绍

4.3子模块模型介绍

4.3.1调制发射模块

4.3.2信道模拟模块

4.3.3 QPSK解调接收模块

4.3.4数据对比模块

4.4仿真结果

4.4.1无相差而无频差的情形

4.4.1仅有相差而无频差的情形

4.4.2相差、频差同时存在的情形

4.4.3不同码速率的情形

4.4.4误码率仿真

第五章Max+Plus Ⅱ (硬件描述语言)仿真

5.1 Max+Plus Ⅱ简介

5.2系统仿真结果

第六章实验验证结果

6.1测试结果

6.2研制成果

第七章总结与展望

致谢

参考文献

研究成果