时钟产生系统中的锁相环电路设计

摘要

随着集成电路工艺向着深亚微米方向的不断发展，微处理器芯片的速度越来越高，片外时钟已无法满足几百兆赫兹的要求，因此必须设计片内高频时钟发生器。锁相环时钟发生器以其低造价、高性能、易于集成的优点成为工业上设计的主流。此外锁相环电路的设计过程，涉及到信号与系统、集成电子学、版图、半导体工艺等方面，难度比较大。因此，对锁相环进行较深入的研究，掌握其设计和分析方法，完善IP库，为系统设计提供单元模块，是非常必要的。 本论文的主要工作是设计仿真微处理器芯片时钟产生系统中的锁相环电路，电路结构采用当前的主流结构-数模混合结构的三阶电荷泵锁相环。鉴频鉴相器电路采用了一种由九个与非门电路组成的经典电路结构，并设置了适当的复位延时,完全消除了鉴频鉴相器的鉴相死区。电荷泵的电路结构也在传统的结构上作了一定的改进，该设计可以有效的减小开关开闭时的电荷共享效应。压控振荡器采用改进的环型差分结构，压控电阻部分是由NMOS管组成的，这使得该压控振荡器具有较好的抗电源噪声能力。环路滤波器选用了二阶无源滤波器结构。此外在论文的前半部分系统地介绍了锁相环的工作原理和数学模型，并在此基础上详细介绍了适用于本设计结构的三阶电荷泵锁相环的线性模型。 论文最后利用Hspice仿真软件，在Chartered公司的0.13um CMOS工艺条件下，完成了锁相环电路中几个关键部分-鉴频鉴相器、电荷泵、环路滤波器和压控振荡器的仿真，证明了设计工作的正确性。

目录

文摘

英文文摘

声明

第一章绪论

1.1国内外发展背景

1.2研究目的与意义

1.3锁相环的分类

第二章锁相环工作原理和性能分析

2.1锁相环基本原理

2.2电荷泵锁相环

2.2.1鉴频鉴相器

2.2.2电荷泵

2.2.3环路滤波器

2.2.4压控振荡器

2.2.5分频器

2.3锁相环的工作状态

第三章锁相环路分析

3.1电荷泵锁相环线性模型

3.2环路的稳定性

3.3三阶锁相环的传输模型

3.4锁相环的捕获过程

第四章环路中的非理想效应和环路噪声

4.1 PFD的非理想性

4.2电荷泵的非理想性

4.3锁相环路的噪声

4.3.1压控振荡器的噪声

4.3.2输入相位噪声

4.4锁相环路的抖动

4.5其他非理想效应

第五章电路的设计与仿真

5.1锁相环整体结构设计

5.2鉴频鉴相器的设计与仿真

5.3电荷泵的设计与仿真

5.4环路滤波器的设计与仿真

5.5 VCO的设计与仿真

5.6分频器的设计与仿真

5.7锁相环路的整体仿真

5.8版图设计探讨

总结与展望

致谢

参考文献